[发明专利]一种体接电位PD‑SOIMOSFET二维阈值电压解析模型及其建立方法和阈值电压计算方法

说明书

技术领域

本发明涉及半导体技术领域，具体为一种体接电位PD-SOI MOSFET二维阈值电压解析模型及其建立方法和阈值电压仿真方法。

背景技术

体硅CMOS集成电路按比例缩小带来的小尺寸效应将会严重地破坏器件的工作特性，限制了最小特征尺寸的发展。绝缘体上硅晶体管(SOI MOSFET)与体硅器件相比，具有以下优点：无闩锁效应；源、漏寄生电容小，工作速度快；跨导与电流驱动能力较高；亚阈值斜率陡直；能够很好的抑制小尺寸效应；制造工艺复杂度较低；工作电压低；具有良好的抗辐射、耐高温性能。因此，SOI技术已经成为制造高速、低功耗、高可靠性及高集成度深亚微米超大规模集成电路的重要技术。

部分耗尽的绝缘体上硅晶体管(PD-SOI MOSFET)，由于其制造工艺简单；栅下耗尽层宽度不受硅膜厚度的影响；而工艺波动带来的硅膜厚度不均匀对器件阈值电压影响较小等优点，因此，在沟道长度为0.18微米到65纳米的范围内，绝缘体上硅器件基本上都是部分耗尽类型。而且，通过“T型”或“H型”体接触(Body Contact)将部分耗尽PD SOI晶体管的体区接“地”电位，在电路的应用中能够良好地消除浮体效应。

阈值电压(V_TH)是MOS器件解析模型中的重要模型参量。虽然部分耗尽工艺被广泛使用，但是在0.13微米以下小尺寸效应已经显现，在90纳米以下小尺寸效应已经不能忽略，而现有的PD-SOI MOSFET器件阈值电压模型没有完备地考虑小尺寸效应的影响。除此之外，现有的PD-SOI MOSFET器件阈值电压模型的建模中，是假设硅膜为均匀掺杂——这种假设偏离了实际的工艺情况。因为，SOI硅膜在杂质掺杂过程中的退火工艺均采用时间小于10秒的快速退火，因此退火仅仅起到激活硅膜中的杂质离子的作用，并不使得杂质离子二次分布。在此情况下，硅膜中掺杂分布仅由离子注入决定。垂直于衬底表面的一次离子注入所对应的掺杂浓度分布在垂直于沟道方向的特征符合高斯函数的分布规律，而不是理想的均匀分布。另外一些PD-SOI MOSFET的阈值电压模型，其在建立过程中虽然考虑了硅膜掺杂在垂直于沟道方向的高斯分布特性，但是在分析硅膜耗尽区电势分布特性时，却仍旧沿用均匀掺杂假设前提下建立的电势函数——在垂直于沟道方向上电势分布满足抛物线函数，用平行于沟道方向上电势分布函数来调制抛物线的各阶系数。这种近似偏离实际情况，使得阈值电压(V_TH)模型的建立过程缺乏准确性。

发明内容

针对现有技术中存在的问题，本发明提供一种考虑了短沟效应，计算精度高，模拟更加真实的，符合实际情况的体接电位PD-SOI MOSFET二维阈值电压解析模型及其建立方法和阈值电压仿真方法。

本发明是通过以下技术方案来实现：

本发明一种体接电位PD-SOI MOSFET二维阈值电压解析模型，该阈值电压解析模型的解析式为：

其中，

V_TH为阈值电压，V_FB为栅氧化层两端的平带电压，为体内费米电势，t_oxf是栅氧层厚度，N_os为离子注入进入硅膜后，高斯分布函数的掺杂浓度偏移系数，ε_ox为二氧化硅相对介电常数，是在硅膜掺杂浓度为高斯分布的条件下，栅极下的最大耗尽层宽度，σ为高斯分布函数的离子扩展宽度，N_p为高斯分布函数的相对峰值，q为电子电荷量，ε_si为硅相对介电常数，L为沟道长度；

在公式(16.1)、(15.1)和(14)中，为硅膜掺杂浓度的平均值，t_oxf是栅氧层厚度(nm)，t_si是硅膜厚度(nm)，V_body′为硅膜耗尽区之外的电压；

V_D′＝V_DS+V_BI (17.1)；

V_S′＝V_S+V_BI(17.2)；

V_G′＝V_G-V_FB(17.3)；