[发明专利]一种制作纳米线的方法

说明书

本发明实施例公开了一种制作纳米线的方法，包括：在衬底上表面沉积生长第一牺牲物，沿第一牺牲物的N个外表面沉积生长第一隔离物，以第一隔离物为掩模各向异性刻蚀衬底，移除第一隔离物，得到第一组半导体鳍条，使用填充物填充衬底被刻蚀的部分，在被填充后的衬底的上表面沉积生长第二牺牲物，第二牺牲物的Y个外表面分别与第一组半导体鳍条中各个半导体鳍条形成有预设交叉角度，沿第二牺牲物的Y个外表面沉积生长第二隔离物，以第二隔离物为掩模各向异性刻蚀被填充后的衬底，得到纳米线。这样，以隔离物为掩模对衬底进行刻蚀从而生成纳米线的方法，制作出具有高均匀性、低关键尺寸抖动以及高工艺稳定性的纳米线。

技术领域

本发明涉及半导体器件设计及制造领域，尤其涉及一种制作纳米线的方法。

背景技术

随着半导体制作工艺的演进，晶体管的尺寸逐渐缩减，为芯片带来速度、集成度、功耗以及成本等方面的改善。但随着晶体管的尺寸接近物理极限，芯片的功率密度也随之提高，并且成为限制半导体工艺演进的瓶颈，其原因包括：(1)晶体管供电电压不能像关键尺寸缩减；(2)器件的短沟道效应等引起的泄露电流增加。为了能够继续获得新工艺节点对芯片特性的提升，器件的集成逐渐从平面的单栅MOSFET(Metal Oxide SemiconductorField Effect Transistor，金氧半场效晶体管)向立体的双栅或者三栅FinFET(Fin FieldEffect Transistor，鳍式场效晶体管)变化，并向全栅环绕GAA(Gate all around，环栅结构)的纳米线演进。但高均匀的竖直纳米线的制备在业界尚是个巨大挑战。纳米线是未来微纳电子学构建电路的基本单元。平面纳米线需要消耗较多的时间和成本来组装成功能电路，而竖直纳米线能够降低器件制备和组装成本，并且器件架构想三维方向的延伸利于更高密度的集成。

硅纳米线的化学制备方法主要有VLS(Vapor-liquid-solid，气相-液相-固相)的CVD(Chemical Vapor Deposition,化学气相沉积)生长方法。该化学方法可以在硅衬底上大量生长竖直的单晶纳米线，但制备出的纳米线在均匀性(纳米线直径、纳米线侧壁粗糙度等)、可控性(纳米线间距、纳米线的高度等)等存在缺陷，只能筛选特定区域的纳米线进行晶体管制备，无法满足大规模集成电路对衬底的高均匀性要求，导致而无法进行芯片级的功能电路集成和组装。因此，不适用于未来微纳电子学大规模集成的应用。

业界也采用光刻技术制备硅纳米线。即对单晶硅衬底表面利用光刻技术形成硅纳米线的硬掩模，然后利用刻蚀技术对衬底进行刻蚀形成硅纳米线结构，但由于光刻精度的限制，需要对纳米线进行裁剪或者应力限制的氧化工艺来减小纳米线的直径。这种制备方法受到光刻精度和波动性的限制，具体而言：(1)光刻技术的精度限制了纳米线的直径，直径分布为几十纳米甚至几百纳米，为“粗纳米线”，达不到GAA晶体管耗尽沟道的需求；(2)光刻波动性的限制，即由于光刻技术工作在极限附近，对图形的定义将不能精确控制，导致制作的纳米线硬掩模之间存在很大的波动性，进而使得以硬掩模为掩模刻蚀而成的纳米线之间也存在很大的波动性，达不到集成电路的均匀性要求。光刻技术和刻蚀技术直接制备的“粗纳米线”需要进行进一步裁剪，而这无疑会增加工艺的复杂度，并且会在工艺过程中进一步引入新的工艺波动。因此，这种纳米线制备技术存在工艺复杂、波动大、以及受到光刻技术限制的缺陷，不能满足未来微纳电子学大规模集成的需求。

发明内容

本发明实施例提供了一种制作纳米线的方法，可实现制作出具有高均匀性、低关键尺寸抖动以及高工艺稳定性的纳米线。

本发明实施例第一方面提供一种制作纳米线的方法，包括：

设置衬底；

在所述衬底上表面沉积生长预设模板形状的第一牺牲物，所述第一牺牲物为实体且包括M个与所述衬底垂直的外表面，所述M大于1；

在所述M个与所述衬底垂直的外表面中按照预定规则选择N个外表面用于为第一隔离物的生长提供模板，所述N大于1且小于等于M；