[发明专利]三维半导体器件

说明书

本公开提供了三维半导体器件。一种三维(3D)半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面。3D半导体器件还包括设置在导电层的各端部上并在其上突出的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。

技术领域

本发明构思涉及半导体器件以及制造半导体器件的方法。具体地，本发明构思涉及三维(3D)半导体器件以及制造3D半导体器件的方法。

背景技术

需要更高度集成的半导体器件来满足消费者对于提供优良性能而又相对便宜的电子产品的需求。这对于半导体存储器件是尤其正确的。在典型的二维或平面半导体存储器件的情形下，器件的集成(密度)主要相应于被该器件的单位存储单元所占据的面积。因此，二维或平面半导体存储器件能够被集成的程度极大地取决于在器件制造工艺中能够通过图案化技术形成的图案的精细水平。然而，可以在增大二维或平面半导体器件的集成度时实现的成本节约被与形成极精细图案所需的处理设备相关的昂贵费用抵消。为了克服这样的缺点，近来已经提出了具有三维布置的存储单元的三维半导体存储器件。

发明内容

根据本发明构思的方面，提供一种三维(3D)半导体器件，其包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括设置在导电层的各端部上并在其上突起的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。

该3D半导体器件还可以包括插设在叠层的导电层之间的绝缘层，至少一个缓冲图案可以在绝缘层的上表面上方突起，该绝缘层位于其上设置有所述至少一个缓冲图案的各导电层上。

每个缓冲图案可以包括位于各导电层的端部上的下缓冲图案以及位于下缓冲图案上的上缓冲图案，上缓冲图案可以穿过下缓冲图案以接触各导电层，上缓冲图案可以以一深度延伸到各导电层中。

每个缓冲图案还可以包括沿着阶梯状部分的与各导电层的端部相邻的竖面(riser)并位于下缓冲图案的第一表面部分上的绝缘侧壁，上缓冲图案可以位于下缓冲图案的邻近绝缘侧壁的第二表面部分上。

每个下缓冲图案的厚度可以在每个绝缘层的厚度的0.1倍和0.8倍之间(包括两个端值)。

缓冲图案的至少一部分可以以圆柱或平行六面体的形状在导电层的各端部上方竖直地延伸。

根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分并且导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括在导电层的各端部上方向上延伸的接触孔、位于各接触孔内的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。

所述缓冲图案可以是上缓冲图案，3D半导体器件还可以包括位于导电层的各端部上的下缓冲图案。接触孔可以延伸穿过各下缓冲图案，上缓冲图案可以穿过接触孔内的各下缓冲图案以接触导电层的各端部。接触孔还可以延伸到各导电层内一深度，上缓冲图案可以穿过接触孔内的各导电层所述一深度。

接触孔可以是圆筒形，接触孔的高宽比可以在0.7和1.3之间，并包括两个端值。

根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，其中该叠层在器件的连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括由设置在导电层的各端部上的外延材料制成的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。