[发明专利]半导体器件

说明书

相关申请的交叉引用

包括说明书、附图和摘要的于2014年2月27日提交的日本专利申请No.2014-036944的公开内容以引用方式并入本文中。

技术领域

本发明涉及半导体器件。更特别地，本发明涉及在栅和源之间具有分离绝缘膜的横向扩散MOS(金属氧化物半导体)晶体管的结构。

背景技术

对于高级逻辑MOS晶体管中的元件隔离，经常使用STI(浅沟槽隔离)结构取代LOCOS(硅本地氧化)结构以减小隔离区。在将形成高击穿电压LDMOS(横向扩散MOS)晶体管的情况下，已知STI结构用于内部栅-源隔离，以确保击穿电压。

专利文献1(日本未审专利申请公开No.2010-258226)阐明，在N沟道型LDMOS晶体管中，STI结构的边缘交错，以防止因电场集中在STI结构的源侧边缘而造成导通电阻波动。

专利文献2(美国专利No.8357986)阐述，在LDMOS晶体管中，栅电极被部分嵌入半导体衬底主面上方形成的沟槽中。在这种情况下，栅电极没有形成在远离沟槽的漏区侧，以减小栅电极和漏区之间的电容。另外，出于减小电容的目的，n型漂移区没有形成在远离沟槽的源区侧。组成沟槽的侧壁和底部的隔离沟槽中的栅电极与衬底的绝缘膜经由与LDMOS晶体管的栅绝缘膜大致一样厚，因为接触绝缘膜的衬底的内部用作沟道区。

非专利文献1阐明，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜中的方向上取向，使得当电场集中在STI结构的边缘上方时，电子被加速并且注入栅氧化物膜中。还阐明，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。

(非专利文献1：Yu-Hui Huang等人的Investigation of Multistage Linear Region Drain Current Degradation and Gate-Oxide Breakdown Under Hot-Carrier Stress in BCD HV PMOS(对在BCD HV PMOS中在热载流子应力下多级线性区漏电流减小和栅氧化物击穿的研究)，IRPS’11会议记录，第444-448页)

非专利文献2阐明，除了栅氧化物膜的上述击穿之外，由于电场不平衡，导致击穿电压降低。

(非专利文献2：H.Fujii等人的HCI-induced off-state I-V curve shifting and subsequent destruction in an STI-based LD-PMOS transistor(在基于STI的LD-PMOS晶体管中HCI诱导截止状态I-V曲线漂移和后续破坏)，ISPSD’13的会议记录，第379–382页)

发明内容

横向扩散LDMOS晶体管的一个问题在于，在热载流子应力下，导通电阻波动，因为电场集中在STI结构的源侧边缘，从而产生导致界面态的高电场，或者因为因碰撞电离产生的电子被注入STI结构的边缘中。

另一个问题在于，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜的方向上取向，使得电子在STI结构的边缘处被加速并且被注入栅氧化物膜中，从而产生导致击穿电压下降的不平衡电场。非专利文献1所阐述的另一个问题在于，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。

然而，日本未审专利申请公开No.2010-258226描述了一种在STI结构的底边缘形成的交错体以抑制电场集中，该结构可允许衬底中的电场整体减小，但不会防止击穿电压降低。也就是说，虽然在STI结构的底边缘往往会出现衬底中的电场集中，但日本未审专利申请公开No.2010-258226的结构形成电场集中在边缘的多个拐角并且还致使电场集中在更靠近栅氧化物膜形成的交错体附近。这样促使电子进一步注入栅氧化物膜。

在阅读了下面的描述和附图后，本发明的其它目的和优点将变得清楚。

在本申请公开的实施例中，如下地简要说明一个代表性实施例。

根据本发明，提供了一种半导体器件，在该半导体器件中，沟槽形成在LDMOS晶体管分离绝缘膜的上表面上方，使得栅电极部分嵌入沟槽中。

根据本申请公开的一个实施例，半导体器件的可靠性提高。特别地，热载流子应力下的导通电阻波动被抑制。还可以防止在热载流子应力下诸如击穿电压下降和栅氧化物膜击穿的严重现象。

附图说明

图1是示出根据本发明的第一实施例的半导体器件的平面图；