[发明专利]具有固定数量的可变长度指令的指令高速缓存器

权利要求书

1.一种在具有可变指令长度的处理器中进行高速缓存器管理的方法，所述方法包括：

在高速缓存器的第一高速缓存线中存储包括固定数量的指令的第一多个指令，所述第一多个指令包括第一指令和第二指令，其中，所述第一指令具有第一指令长度，所述第二指令具有不同于所述第一指令长度的第二指令长度，其中，所述固定数量是不会使得跨越所述第一高速缓存线未对准地存储指令的数量；

在所述高速缓存器的第二高速缓存线中存储包括所述固定数量的指令的第二多个指令；及

在所述高速缓存器中紧邻所述第一高速缓存线之后存储下列之一：

下一提取地址；或

偏移，所述偏移在被添加到与所述第一高速缓存线相关的高速缓存线标签地址时产生所述下一提取地址。

2.如权利要求1所述的方法，其进一步包括：

检查所述第一多个指令中的每个指令，以确定所述每个指令的相应的长度；及

沿预定边界将所述第一多个指令中的每个指令对准。

3.如权利要求1所述的方法，其进一步包括在将所述第一多个指令放置在所述第一高速缓存线中之前，确定下列中的至少一个：

所述下一提取地址；或

所述偏移。

4.一种处理器，其包括：

指令高速缓存器，包括：

第一高速缓存线，用以存储包括第一指令和第二指令的固定数量的指令，其中，所述第一指令具有第一指令长度，所述第二指令具有不同于所述第一指令长度的第二指令长度，其中，所述固定数量是不会使得跨越所述第一高速缓存线未对准地存储指令的数量；及

第二高速缓存线，用以存储所述固定数量的指令；其中，所述第一高速缓存线进一步用以存储下列之一：

下一提取地址；及

偏移，所述偏移在被添加到与所述第一高速缓存线相关的高速缓存线标签地址时，产生所述下一提取地址。

5.如权利要求4所述的处理器，其进一步包括：

预解码器，用以将所述第一指令与所述第二指令中的每一者与所述第一高速缓存线的相应的预定边界对准。

6.如权利要求5所述的处理器，其中所述预解码器用以：

计算紧跟在写入到高速缓存线的最后一个指令后的下一指令的所述下一提取地址；及

在所述第一高速缓存线中存储所述下一指令的所述下一提取地址和所述偏移中中的一者。

7.如权利要求4所述的处理器，其进一步包括：

指令执行管线，用以执行具有可变长度的指令。

8.一种在具有可变指令长度的处理器中进行高速缓存器管理的方法，所述方法包括：

在高速缓存器的第一高速缓存线中存储包括固定数量的指令的多个指令，所述多个指令包括第一指令和第二指令，其中，所述第一指令具有第一指令长度，所述第二指令具有不同于所述第一指令长度的第二指令长度，其中，所述固定数量大于1，且其中，所述固定数量是不会使得跨越所述第一高速缓存线未对准地存储指令的数量。

9.如权利要求8所述的方法，其进一步包括：

检查所述多个指令中的每个指令，以确定其长度；及

在将所述多个指令放置在所述高速缓存器中之前，将所述多个指令中的每个指令沿着相应的预定边界对准。

10.如权利要求8所述的方法，其中，所述多个指令中的每个指令具有相应的指令长度，所述指令长度最大是字长度。

11.如权利要求9所述的方法，其中，至少一个预定边界是字边界。

12.如权利要求8所述的方法，其进一步包括：

在所述高速缓存器中紧邻所述第一高速缓存线之后存储下一提取地址。