[发明专利]CDR中基于四级流水线的高速QC-LDPC编码器

说明书

本发明提供了一种CDR中基于四级流水线的高速QC‑LDPC编码器，该编码器包括1个稀疏矩阵与向量的乘法器、1个I型后向迭代电路、1个高密度矩阵与向量的乘法器和1个II型后向迭代电路。稀疏矩阵与向量的乘法器实现稀疏矩阵与向量的乘法运算，高密度矩阵与向量的乘法器实现高密度矩阵与向量的乘法运算，I型和II型后向迭代电路都实现后向迭代运算。整个编码过程划分为4级流水线。本发明提供的CDR系统中1/4码率高速QC‑LDPC编码器具有结构简单、成本低、吞吐量大等优点。

技术领域

本发明涉及信道编码领域，特别涉及一种CDR(China Digital Radio)系统中基于四级流水线的高速QC-LDPC编码器。

背景技术

低密度奇偶校验(Low-Density Parity-Check,LDPC)码是高效的信道编码技术之一，而准循环LDPC(Quasi-Cyclic LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

CDR标准采用系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由e×c个b×b阶循环矩阵Gi,j(0≤i<e,e≤j<t,t＝e+c)构成的阵列，如下所示：

其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有e块行和t块列。CDR标准采用了一种码率η＝1/4的QC-LDPC码，对于该码，t＝36，e＝9，c＝27，b＝256。

CDR标准中1/4码率QC-LDPC编码器的现有解决方案是基于27个I型移位寄存器加累加器(Type-I Shift-Register-Adder-Accumulator,SRAA-I)电路的串行编码器。由27个SRAA-I电路构成的串行编码器，在2304个时钟周期内完成编码。该方案需要13824个寄存器、6912个二输入与门和6912个二输入异或门，还需要62208比特ROM存储循环矩阵的生成多项式。该方案有两个缺点：一是需要大量存储器，导致电路成本高；二是串行输入信息比特，编码速度慢。

发明内容

CDR系统中1/4码率QC-LDPC编码器的现有实现方案存在成本高、编码速度慢的缺点，针对这些技术问题，本发明提供了一种基于四级流水线的高速QC-LDPC编码器。

如图2所示，CDR系统中基于四级流水线的高速QC-LDPC编码器主要由4部分组成：稀疏矩阵与向量的乘法器、I型后向迭代电路、高密度矩阵与向量的乘法器和II型后向迭代电路。编码过程分4步完成：第1步，使用稀疏矩阵与向量的乘法器计算向量f和w；第2步，使用I型后向迭代电路计算向量q和x；第3步，使用高密度矩阵与向量的乘法器计算部分校验向量px；第4步，使用II型后向迭代电路计算向量y，y与向量q异或得到部分校验向量py，从而得到校验向量p＝(px,py)。

本发明提供的CDR系统中1/4码率高速QC-LDPC编码器结构简单，能在显著提高编码速度的条件下，减少存储器，从而降低成本，提高吞吐量。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。