[发明专利]存储器控制的数据移动及时序

说明书

本发明包含用于存储器控制的数据移动及时序的设备、电子装置可读媒体及方法。若干个电子装置可读媒体可存储可由电子装置执行以提供对存储器内的数据移动操作的可编程控制的指令。所述存储器可独立于任何相关联处理器而针对所述存储器与所述相关联处理器之间的交互提供时序控制。

技术领域

本发明一般来说涉及半导体存储器及方法，且更特定来说涉及用于存储器控制的数据移动及时序的设备、电子装置可读媒体及方法。

背景技术

存储器装置通常被提供作为计算装置或其它电子装置中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，用户数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它存储器。非易失性存储器可通过在不被供电时存留所存储数据而提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)以及其它。

计算装置通常包含耦合到主存储器(例如，DRAM)及辅助存储器(例如，存储装置，例如硬盘驱动器或固态驱动器)的若干个处理器。主存储器接口通常紧紧地耦合到或从属于处理器。在DRAM中，这是通过处理器的存储器控制器管理明确定时的接口(例如，经由行地址选通(RAS)/列地址选通(CAS)协议)来完成。存储器通常已针对密度优化且处理器通常已针对速度优化，从而在两者之间造成称为存储器墙或冯·诺伊曼(von Neumann)瓶颈的差异。此差异通常使得处理器与存储器之间的带宽成为比处理器的速度或存储器的密度更具限制性的资源。

附图说明

图1图解说明根据本发明的若干个实施例呈计算装置的形式的设备的框图，所述计算装置包含若干个处理器、若干个主存储器装置及其之间的接口。

图2图解说明根据本发明的若干个实施例的处理器与主存储器之间的数据移动操作。

图3包含根据本发明的若干个实施例耦合于存储器装置与请求装置之间的逻辑装置的较详细视图的图解说明。

图4图解说明根据本发明的若干个实施例的若干个基于地址及偏移的请求及响应的框图。

具体实施方式

处理器与主存储器之间的抽象存储器接口可提供与处理器的显式控制解耦的定时(及在一些实例中，解耦的命名)。具有抽象接口的主存储器的实例是混合存储器立方体(HMC)。在HMC中，此功能是通过与硬件逻辑(例如，逻辑层存储器控制件)耦合的经包化网络协议而实现。此些接口可允许简化的处理器侧存储器控制器接口、主存储器请求的无序返回、主存储器的局部RAS及/或CAS管理、多处理器设备(同构及异构两者)中的高级存储器拓扑及共享策略、局部管理的同步功能及元数据存储以及复原力(例如，其中可(例如)由存储器中的逻辑层重新映射存储器的有故障部分(例如字或块))。

例如高性能计算、基于图表的分析、数据挖掘、国家安全、数据库技术及其它商业驱动器等应用展现出不适合于许多处理器的基于高速缓冲存储器的架构的稀疏存储器存取模式，其中数据通常展现不良空间局部性及/或时间局部性。主存储器的一般化数据移动功能可提供较好地利用存储器带宽及基于高速缓冲存储器的架构的机会。