[实用新型]台面结构的10G PIN光电探测器芯片

说明书

技术领域

本实用新型涉及高速光通信技术领域，尤其涉及一种接收速率达到10G的台面结构的PIN光电探测器芯片。

背景技术

随着信息化建设的逐步加深以及经济全球化趋势的加剧，人类社会生产生活各方面对信息获取和交换的数量与质量的要求不断快速增长，人们对宽带网络接入及其业务的需要也日益增长。2013年8月17日，中国国务院发布了“宽带中国”战略实施方案，部署未来8年宽带发展目标及路径，意味着“宽带战略”从部门行动上升为国家战略。而用于无线回程和光传送网络（Optical Transport Network，OTN）中的10G光收发器也呈现出强劲的同比增长，其接收器件的核心器件10G光电探测器需求量也在逐步增加。目前10G PIN光电探测器芯片为了使其速率达到10G bit/s，采用台面结构设计，PIN光电探测器芯片的PN结100侧面是裸露在外的，如图1所示，裸露的PN结会使漏电过高，因此芯片侧面需要做掩蔽。目前通常采用的是用聚酰亚胺来做掩蔽，聚酰亚胺对器件性能的保护必须通过高温钝化工艺，工艺难度复杂，可靠性低。

因此，现有技术存在缺陷，需要改进。

实用新型内容

本实用新型的目的在于提供一种台面结构的10G PIN光电探测器芯片，简化产品加工工艺，安全性高。

本实用新型的技术方案如下： 本实用新型提供一种台面结构的10G PIN光电探测器芯片，包括：衬底、形成于所述衬底上的缓冲层、形成于所述缓冲层上的吸收层、形成于所述吸收层上的顶层、形成于所述顶层上的有源区、形成于所述顶层上的接触层、形成于所述顶层上的第一复合钝化层、形成于所述衬底、缓冲层、吸收层、顶层和第一复合钝化层上的第二复合钝化层、形成于所述第二复合钝化层和有源区上的增透膜、形成于所述缓冲层上的N型电极环、形成于所述增透膜和N型电极环上的N电极、以及形成于所述增透膜和接触层上的P电极，所述第一至第二复合钝化层均由氮化硅和二氧化硅沉积而成。

所述衬底为Fe掺杂的半绝缘InP衬底，所述缓冲层为掺杂浓度大于1X1018cm-3的InP缓冲层，所述吸收层为掺杂浓度低于5X1014cm-3的InGaAs吸收层，所述顶层为InP顶层，所述接触层为InGaAs接触层。

所述缓冲层的厚度大于2um且小于5um，所述吸收层的厚度大于0.5um且小于2um，所述顶层的厚度大于0.5um且小于2um，所述接触层的厚度大于0.1um且小于0.5um。

所述第一复合钝化层的厚度大于0.1um且小于1um，所述第二复合钝化层的厚度大于0.1um且小于1um。

所述N型电极环的材质为金，所述N型电极环的厚度大于0.1um且小于1um。

所述台面结构的10G PIN光电探测器芯片还包括一形成于衬底底部的焊接层，所述焊接层由金采用热蒸发的方式沉积而生成。

所述有源区呈圆形，其直径大于10um且小于40um，所述有源区的厚度大于1um且小于1.5um。

所述部分增透膜与所述部分P电极形成一P型台面，且与所述有源区同心设置，所述P型台面直径大于19um且小于49um，厚度大于3um且小于6um。

所述部分增透膜与所述N型电极环形成一N型台面，且与所述有源区及P型台面同心设置，所述N型台面的直径大于32um且小于60um，厚度大于2um且小于5um。

所述增透膜的厚度大于0.1um且小于0.5um。

采用上述方案，本实用新型的台面结构的10G PIN光电探测器芯片，可以最大限度的缩短芯片光生载流子在芯片内部的渡越时间，采用氮化硅与二氧化硅沉积形成的第一与第二钝化层，以对芯片进行保护，降低芯片的暗电流和金属电极电容，且可以简化产品加工工艺，安全性高；进一步，该芯片采用P型台面与N型台面的台面结构，可以有效减小芯片的分布参数。

附图说明

图1为现有技术中PIN光电探测器芯片的结构示意图。

图2为本实用新型台面结构的10G PIN光电探测器芯片的结构示意图。

图3为图2中A-A线的剖面图。

图4为图2中B-B线的剖面图。

图5为本实用新型台面结构的10G PIN光电探测器芯片中有源区的分解图。

图6为本实用新型台面结构的10G PIN光电探测器芯片中P型台面的分解图。

图7为本实用新型台面结构的10G PIN光电探测器芯片中N型台面的分解图。