[实用新型]一种适用于SoC芯片的多功能低电平复位电路

权利要求书

1.一种适用于SoC芯片的多功能低电平复位电路，其特征在于，包括延迟电路(101)、异步复位同步释放电路(102)及与门电路(103)，异步复位同步释放电路(102)包括第一寄存器(104)及第二寄存器(105)，SoC芯片的复位管脚与延迟电路(101)的输入端相连接，延迟电路(101)的输出端与第一寄存器(104)的异步复位端及第二寄存器(105)的异步复位端相连接，第一寄存器(104)的时钟输入端及第二寄存器(105)的时钟输入端均与SoC芯片的时钟信号输出端相连接，第一寄存器(104)的输入端连接有高电平信号源，第一寄存器(104)的输出端与第二寄存器(105)的输入端相连接，第二寄存器(105)的输出端分别与与门电路(103)的一个输入端及SoC芯片上预先复位的功能模块的复位端相连接，与门电路(103)的另一个输入端与SoC芯片上的预先复位完成标志信号ini_done输出端相连接，与门电路(103)的输出端与SoC芯片上后复位的功能模块的复位端相连接。

2.根据权利要求1所述的适用于SoC芯片的多功能低电平复位电路，其特征在于，所述延迟电路(101)由或门电路及若干个移位寄存器(106)组成，SoC芯片的时钟信号输出端与各移位寄存器(106)的时钟信号输入端相连接；第一个移位寄存器(106)的输入端与SoC芯片的复位管脚相连接，其它移位寄存器(106)的输出端分别与或门电路的输入端相连接；后一个移位寄存器(106)的输入端与前一个移位寄存器(106)的输出端相连接，或门电路的输出端与分别与第一寄存器(104)的异步复位端及第二寄存器(105)的异步复位端相连接。

3.根据权利要求1所述的适用于SoC芯片的多功能低电平复位电路，其特征在于，所述延迟电路(101)由或门电路及若干延迟单元(108)组成，SoC芯片的复位管脚与第一个延迟单元(108)的输入端及或门电路的一个输入端相连接，后一个延迟单元(108)的输入端与前一个延迟单元(108)的输出端相连接，最后一个延迟单元(108)的输出端与或门电路的另一个输入端相连接，或门电路的输出端与分别与第一寄存器(104)的异步复位端及第二寄存器(105)的异步复位端相连接。