[发明专利]一种双CPU延迟控制电路

权利要求书

1.一种双CPU延迟控制电路，其特征在于：包括单稳态延迟电路、一主CPU控制信号输入端、一第一二极管、一第二二极管和一从CPU控制信号输出电路；该单稳态延迟电路设有外部触发信号输入端，其输出端连接第二二极管的正极，并设置成：单稳态延迟电路输入输出为高电平有效，当外部触发信号输入为低电平时，其输出端为低电平；外部触发信号输入由低电平变为高电平时，其输出先为高电平，延迟一定时间后变为低电平；该主CPU控制信号输入端连接第一二极管的正极；该第一二极管负极和第二二极管负极均连接从CPU控制信号输出电路输入端，该从CPU控制信号输出电路设置成：其输入输出为高电平有效，当输入端为高电平时，输出也为高电平；当输入端为低电平时，输出端也为低电平。

2.如权利要求1所述的一种双CPU延迟控制电路，其特征在于：所述单稳态延迟电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻，第六电阻，第一电容、第一三极管、第二三极管和电源VCC；该电源VCC与第一电阻、第二电阻和第五电阻一端相连；该第一电阻另一端连接第一电容正极和第一三极管集电极；该第一电容负极连接第二电阻另一端和第三电阻一端；该第三电阻另一端连接第二三极管的基极；该第一三极管基极连接第四电阻一端和第六电阻一端；该第四电阻另一端作为所述外部触发信号输入端；该第六电阻另一端连接第五电阻另一端、第二三极管集电极和所述第二二极管正极；该第一三极管和第二三极管的发射极接地；所述的延迟时间由所述第一电容和第二电阻的数值决定。

3.如权利要求2所述的一种双CPU延迟控制电路，其特征在于：所述第一、第二三极管相同，均为NPN型三极管。

4.如权利要求1所述的一种双CPU延迟控制电路，其特征在于：所述从CPU控制信号输出电路包括第七电阻、第八电阻、第九电阻、第三三极管、电源VCC和场效应管，该第八电阻一端连接所述第一二极管负极和第二二极管负极，该第八电阻另一端连接第七电阻一端和第三三极管基极；该第七电阻另一端和第三三极管发射极均接地；该第三三极管集电极连接第九电阻一端和场效应管的栅极；该第九电阻另一端和场效应管的漏极均连接电源VCC；该场效应管的源极作为从CPU控制信号输出端。

5.如权利要求4所述的一种双CPU延迟控制电路，其特征在于：所述场效应管采用P沟道MOS管。