[发明专利]取样电路模块、存储器控制电路单元及数据取样方法

说明书

本发明提供一种取样电路模块、存储器控制电路单元及数据取样方法。取样电路模块包括延迟锁定回路与取样电路。延迟锁定回路包括时钟控制电路、时钟延迟电路及电压控制电路。时钟控制电路对参考时钟信号执行延迟锁定以输出选择信号。时钟延迟电路根据所述选择信号对所述参考时钟信号进行延迟以输出延迟时钟信号。电压控制电路根据所述选择信号来调整输出至所述时钟控制电路与所述时钟延迟电路的驱动电压。所述取样电路根据所述延迟时钟信号来取样数据信号。藉此，可利用调整所述驱动电压来增加延迟锁定回路的延迟能力。

技术领域

本发明是有关于一种时钟延迟技术，且特别是有关于一种取样电路模块、存储器控制电路单元及数据取样方法。

背景技术

在存储器系统中，经常会使用时钟信号来作为电路动作时序的基准。一般来说，时钟信号是由振荡器产生，并且通过连接线将时钟信号送至存储器系统中的各个芯片。然而，时钟信号在传递的过程中可能会发生相位偏移。温度与系统的供给电压变化也可能会是造成相位偏移的原因。相位偏移可能会使得存储器系统在读取或写入数据时的错误率上升。

延迟锁定回路(delay locked loop,简称：DLL)就是用来解决传送至各芯片的时钟信号不同步的问题。延迟锁定回路主要可分为模拟式延迟电路与数字式延迟电路。模拟式延迟电路是利用电压来控制延迟线的延迟时间，而数字式延迟电路则是通过发送指示信号来动态改变延迟线的延迟量或延迟级数。

一般来说，若要增加延迟锁定回路的延迟能力，通常需要增加此延迟锁定回路中的延迟元件。然而，过多的延迟元件却会增加延迟锁定回路的电路面积。

发明内容

有鉴于此，本发明提供一种取样电路模块、存储器控制电路单元及数据取样方法，不需要增加延迟元件即可有效增强延迟锁定回路的延迟能力。

本发明的一实施例提出一种取样电路模块，其包括延迟锁定回路与取样电路，其中所述延迟锁定回路包括时钟控制电路、时钟延迟电路及电压控制电路。时钟控制电路用以对参考时钟信号执行延迟锁定以输出选择信号。时钟延迟电路电性连接至所述时钟控制电路并且用以根据所述选择信号对所述参考时钟信号进行延迟以输出延迟时钟信号。电压控制电路电性连接至所述时钟控制电路与所述时钟延迟电路并且用以根据所述选择信号来调整输出至所述时钟控制电路与所述时钟延迟电路的驱动电压。其中所述时钟延迟电路的延迟能力会受所述驱动电压的影响。所述取样电路电性连接至所述延迟锁定回路并且用以根据所述延迟时钟信号来取样数据信号。

在本发明的一实施例中，所述电压控制电路根据所述选择信号来调整所述驱动电压的操作包括：判断所述选择信号是否符合预设条件；以及若所述选择信号符合所述预设条件，将所述驱动电压的电压值由第一电压值调整为第二电压值，其中所述第二电压值不同于所述第一电压值。

在本发明的一实施例中，所述电压控制电路包括一比较电路与一电压调节电路，其中所述比较电路电性连接至所述时钟控制电路并且用以判断所述选择信号的值是否大于门槛值，其中若所述选择信号的值大于所述门槛值，所述比较电路更用以输出电压调节信号，其中所述电压调节电路电性连接至所述比较电路并且反应于所述电压调节信号而将所述驱动电压的所述电压值由所述第一电压值调整为所述第二电压值。

在本发明的一实施例中，若所述选择信号符合所述预设条件，所述电压控制电路还用以输出重置信号，其中所述时钟控制电路还用以接收所述重置信号并且反应于所述重置信号而执行所述延迟锁定。

在本发明的一实施例中，所述时钟控制电路包括第一延迟线电路，并且所述时钟延迟电路包括第二延迟线电路，其中所述电压控制电路输出所述驱动电压至所述第一延迟线电路与所述第二延迟线电路。

在本发明的一实施例中，所述时钟控制电路还包括电压转换电路，并且所述电压转换电路串接于所述电压控制电路与所述第一延迟线电路之间，其中所述电压转换电路用以接收所述参考时钟信号与所述驱动电压并且输出具有所述驱动电压的电压值的所述参考时钟信号至所述第一延迟线电路。