[发明专利]具有增大的故障覆盖率的集成电路

说明书

本发明涉及具有增大的故障覆盖率的集成电路。公开了一种用于增大集成电路(IC)设计的故障覆盖率的电子设计自动化(EDA)工具，该工具包含用于将至少一个XOR门、AND门、OR门及多路复用器插入观察测试点与IC设计的现有的第一扫描触发器的处理器。XOR门借助于AND门、OR门及多路复用器给第一扫描触发器提供观察测试信号，使得观察测试信号覆盖在观察测试点处出现的故障。第一扫描触发器基于观察测试信号来输出数据输入信号、测试模式集及第一测试信号集，用于指示IC设计是否有故障。能够在结构上进行测试的可测试的IC使用IC设计来制作。

技术领域

本发明一般地涉及电子设计自动化(EDA)工具，并且更特别地，涉及用于增大集成电路的故障覆盖率的EDA工具。

背景技术

集成电路(IC)通常包含各种模拟及数字构件。这样的IC可能具有在制造过程中由尘埃粒子污染导致的制造缺陷，这些制造缺陷能够导致IC出故障。因而，为检测这样的制造缺陷而测试IC是非常重要的。可测性设计(DFT)技术给IC添加了可测试特性，用于检查并识别制造缺陷。DFT使自动测试设备(ATE)能够在IC上执行各种故障测试。ATE使用由例如自动测试模式生成器(ATPG)、伪随机模式生成器(PRPG)等测试模式生成器生成的测试模式(test patterns)，来检测在IC中的故障。经受这样的故障测试的IC被称为被测电路(CUT)。

DFT允许使用自动化来检测CUT的设计故障，并因此减少故障测试的开发和执行所需的时间和成本。DFT技术应当提供对于CUT的全部设计故障的覆盖率。DFT技术包括各种故障模型，例如，转换、路径延迟和固定型故障模型。转换故障模型被用来检测在具体时段内通过CUT传播的在CUT的特定元件处的状态转换故障。路径延迟故障模型计算出在CUT内的路径上的每个元件的延迟之和，并且通过将该路径延迟之和与临界路径的延迟比较来检测故障。固定型故障模型，例如，固定于“0”及固定于“1”的故障模型，被用来检测会导致CUT的逻辑被固定于特定的逻辑状态(即，逻辑0或逻辑1)的在CUT的各个元件之间的故障连接。基于测试模式的来源，DFT技术被划分为扫描测试或内建自测试(BIST)。

一般地，扫描测试被用于检测设计故障。CUT在受到扫描测试时按照两种模式操作——测试模式(也称为移位操作)和功能模式(也称为捕获操作)。在扫描测试开始时，CUT被设置为处于测试模式。在测试模式中，CUT被划分成多个片上逻辑模块。每个片上逻辑模块被进一步分到扫描链或路径之内。逻辑模块的数字逻辑元件(例如，触发器、锁存器和数据寄存器)被连接在一起以形成扫描链或路径。ATE将由ATPG生成的第一测试模式串行扫描到扫描路径的数字逻辑元件之内。CUT然后切换到功能模式达CUT的时钟信号的一个时钟周期，在该功能模式中CUT的主输出被观察到，并且CUT的主输入根据CUT的设计的功能要求而设定。CUT然后切换回到测试模式，并且扫描路径的输出在每个时钟周期内被观察到。然后，当前一测试模式向外移位到多个输入签名读出器(MISR)用于分析时，ATE将第二测试模式装载到扫描路径之内。该过程被重复，直到满足CUT的所要求的故障覆盖率。ATPG使用CUT的网表的门级表示来生成测试模式，并且因此测试模式是确定性的。但是，ATPG不具有足够的存储容量来存储覆盖全部转换、路径延迟和固定型故障模型的整个测试集。

BIST是为启用在CUT内的逻辑自检查而提供的自测试机制。例如，BIST过程通常集成于符合其中安全特性的测试是至关重要的汽车电子器件的ISO 26262标准内。BIST类似于扫描测试，但使用PRPG(例如，线性反馈移位寄存器(LFSR))来代替ATPG，用于生成伪随机测试模式。由于BIST不需要任何附加设备，例如，用于故障测试的ATPG，因而BIST能够在现场执行(即，在IC组装厂之外)。BIST比扫描测试方法需要更少的时间来执行故障测试方法，并且因此降低了制造成本。但是，在BIST期间施加于CUT的伪随机测试模式不提供组构的故障覆盖率，并且通常会遗漏，难以检测到故障。要克服上述缺点，IC需包含观察及控制测试点。观察测试点是用来检测故障的逻辑元件的输出，而控制测试点是用来控制输入的逻辑元件的输入。