[发明专利]非易失性存储器

说明书

一种非易失性存储器，包括：一存储器阵列，连接至m条字线、n条源极线与n条位线；一列解码器，连接至该m条字线，用以决定一选定列，且该选定列所连接的n个存储单元都对应地连接至该n条源极线以及该n条位线；一源极线解码器，用以将该n条源极线中的一第x条源极线连接至一源极线电压，且将其他源极线浮接；一行解码器，用以将该n条位线中的一第x条位线连接至一数据线，且将其他位线连接至一参考电压；以及一感测电路，具有该数据线连接于该行解码器，用以决定一选定存储单元的一存储状态。

技术领域

本发明是有关于一种非易失性存储器(Non-volatile memory)，且特别是有关于一种具快速感测(high speed sensing)能力的非易失性存储器。

背景技术

请参照图1，其示出已知非易失性存储器示意图。非易失性存储器包括：存储器阵列(memory array)、列解码器(row decoder)110、行解码器(column decoder)130以及感测电路140。其中，列解码器110连接至m条字线WL1～WLm；行解码器130连接至n条位线BL1～BLn。

再者，存储器阵列连接至m条字线WL1～WLm、n条位线BL1～BLn以及源极线(sourceline，SL)。存储器阵列包括m×n个存储单元C11～Cmn。而每个存储单元中都包括一浮动栅晶体管(floating gate transistor)，且每个存储单元连接至对应的字线(word line)、位线(bit line)与源极线SL。以存储单元C11为例，浮动栅晶体管的控制栅极(control gate)连接至字线WL1、漏极连接至位线BL1、源极连接至源极线SL。

一般来说，存储单元的存储状态由浮动栅晶体管中浮动栅极(floating gate)所存储的载子数量(或电荷量)来决定。当载子(carrier)注入浮动栅极时，存储单元的存储状态为第一存储状态(例如存储状态“0”)；反之，没有载子注入浮动栅极时，存储单元的存储状态为第二存储状态(例如存储状态“1”)。

行解码器130中包括n个开关晶体管(switch transistor)My1～Myn。而行解码器130根据行控制信号Y[1:n]，产生n个行开关信号Y1～Yn，用以控制n个开关晶体管My1～Myn其中之一为闭路状态(close state)，而其他的开关晶体管为开路状态(open state)。

基本上，于读取周期(read cycle)时，列解码器110驱动一条字线以决定一选取列(selected row)的n个存储单元。而行解码器130可以根据行控制信号Y[1:n]，由选取列的n个存储单元中再决定一选定存储单元(selected memory cell)。接着，利用感测电路来判断选取存储单元的存储状态。

举例来说，当列解码器110驱动字线WL2时，对应的第二列即为选取列，而选取列中的n个存储单元C21～C2n其中之一将会被决定为选定存储单元。再者，当行开关信号Y1被驱动时，仅有开关晶体管My1为闭路状态，而其他开关晶体管My2～Myn为开路状态。此时，位线BL1连接至数据线DL，其他位线BL2～BLn未连接至数据线DL。因此，存储单元C21即为选定存储单元，使得感测电路140可进一步判断选定存储单元C21的存储状态。

如图1所示，感测电路140包括晶体管Mn1、晶体管Mn2、晶体管Mp1、运算放大器OP1与运算放大器OP2。

晶体管Mp1的源极连接至一第一电压源Vdd(例如3.3V)，晶体管Mp1的栅极接收一偏压电压Vbias，晶体管Mp1的漏极连接至节点b。而晶体管Mp1的连接关系即形成一参考电流源(reference current source)，用以产生一参考电流Iref至节点b。