[发明专利]静态随机存取存储器单元

说明书

技术领域

本发明涉及静态随机存储器(SRAM)技术领域，更具体地，涉及静态随机存取存储器单元。

背景技术

按照数据存储方式，半导体存储器分为动态随机存取存储器(DRAM)，非挥发性存储器和静态随机存取存储器(SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的操作速度，因而建立起其独特的优势。而且，与DRAM相比，因为SRAM不需要周期性刷新存储的信息，所以设计和制造相对容易。

通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成，根据所含负载器件的类型，SRAM本身又可以分为完全互补金属氧化物半导体(CMOS)SRAM，高负载电阻(High Load Resistor)SRAM和薄膜晶体管(Thin FilmTransistor)SRAM。完全CMOS SRAM使用PMOS管作为负载器件，HLR SRAM使用高负载电阻作为负载器件，而TFT SRAM使用多晶硅TFT作为负载器件。

一个传统的完全CMOS SRAM的电路在图1中示出。如图1所示，其基本结构含有两个钳位的反相器(NMOS管M1和PMOS管M3构成一个反相器，NMOS管M2和PMOS管M4构成一个反相器)和两个晶体管(NMOS管M5和NMOS管M6)。字线WL和WLB分别控制M5和M6，在读取和写入操作时，M5和M6导通。读取时，两根位线BLB和BL均预充电至高电平。写入0时，BL＝1，BLB＝0；写入1时，BL＝0，BLB＝1。

现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的分压原理，导致存储0的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操作时，两条位线BL和BLB分别充电至Vdd/2，如果左边存储节点Q存储值为1，右边存储节点QB存储值为0，则当读取操作时，WL＝1，M5导通，由于Q存储的是1，M2晶体管栅电压一直处于开启状态。BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一个放电通路，QB电压从0上升。接着在读写操作之后的保持操作期间，如果QB电压上升到一定程度，由于QB电压连接到M1的栅极作为控制信号，可以使M1导通，从而下拉Q点电位，整个SRAM内存储数据都会发生翻转。

所以说，在读操作后的保持操作中，存储0的节点电压上升至0到Vdd/2之间某一水平，这取决于M2和M6之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动，就更容易发生翻转，因而静态噪声容限减小。

同样，在读取“1”时也存在存储节点电压变化的问题。如图1中，BL和BLB在读取存储数据之前预充电至Vdd/2，若Q＝1，QB＝0，则M3和M5形成通路，Q点电位处于Vdd/2和Vdd之间某一水平，这取决于M3和M5导通电阻的大小。这时，如果该节点再受到一个噪声电压的扰动，也容易发生翻转，因而静态噪声容限减小。

为了增大噪声容限，人们提出了十管SRAM单元，如图2所示。该SRAM单元是在原有的SRAM六管结构上增加了M9～M12四个MOS晶体管，并且始终保持开启。如果存储节点发生翻转，这四个始终导通的晶体管充当电阻和电容，RC路径可以延迟结点的翻转时间，从而使上拉的PMOS晶体管M3、M4和下拉NMOS晶体管M1、M2能够有足够的时间对存储结点的电平进行恢复。但由于该SRAM单元具有如下的缺点，使其未能得到广泛的应用。首先，单独的NMOS或者PMOS存在阈值电压损失。图2中M1和M3的漏端存在电压差，从而使存储节点容易受到噪声的影响。其次，由于在关键路径上增加了晶体管，造成延迟，导致读写速度非常慢。

发明内容

有鉴于此，本发明的一个目的在于提供一种静态随机存取存储器单元，既能够提高读取模式下的静态噪声容限，在读写时也不会因为存储节点连接的元件过多而导致读写速度变得太慢。

为达到上述目的，本发明实施例提供了一种静态随机存取存储器单元，包括：第一反相器，包含第一NMOS晶体管和第一PMOS晶体管，在第一NMOS晶体管和第一PMOS晶体管之间有第一自稳电容；第二反相器，包含第二NMOS晶体管和第二PMOS晶体管，在第二NMOS晶体管和第二PMOS晶体管之间有第二自稳电容；以及第一和第二读写控制单元，分别连接第一自稳电容和第二自稳电容的一端，其中第一自稳电容和第二自稳电容分别与第一和第二读写控制单元连接的一端还连接到不同类型的MOS晶体管。