[发明专利]具有相干性的芯片堆叠高速缓存扩展

说明书

技术领域

本发明总体涉及半导体芯片的制造以及半导体结构，并且特别地涉及在处理器芯片的堆叠中的裸片之间的连接以及对高速缓存联合的逻辑使能管理。

背景技术

多核处理器芯片可以提供高性能而同时增大的芯片面积小于机械连接(ganging)的多个单核处理器芯片。然而，多核处理器的制造具有数个挑战，一些来源于这些处理器的复杂性，而一些来源于空间和布局需求。典型的核心可以包括中央处理单元(CPU)逻辑以及至少一个高速缓冲存储器。例如，一些多核处理器的核心可以包括工作于不同速度的一级(L1)、二级(L2)、以及三级(L3)高速缓冲存储器，其可以提供对于数据更快的访问以及增强的处理器性能。如果多核处理器的一个或多个核心在测试时具有缺陷，专用于故障核心的其它功能存储器可以被闲置。因此，在单层或2D封装中已经追求高速缓冲存储器共享。

随着芯片增长和/或机械连接在一起，引线长度可以到达其中延迟降低了性能和/或增大了功耗的地步。被开发用于解决引线延迟的技术是芯片或裸片堆叠，也称作3D芯片或裸片堆叠。在这种堆叠中，一个或多个裸片或芯片布置为位于彼此之上，并且包括特征以使得裸片或芯片的部件能够被连接，因此允许在不同裸片或芯片上的器件或部件之间的通信。例如，可以通过硅通孔、焊料凸块、接线接合、和/或其它布置和/或技术来建立连接，这可以缩短在部件和/或器件之间的有效引线长度。一旦已经连接，可以形成附加的材料和/或非通信连接，以使得堆叠有效地变为基本上永久连接的半导体封装体。结果，与在共同平面内布局相同芯片相比，芯片堆叠可以提供更低的功耗、减小的形状因子，以及多个芯片的部件之间减小的接口延迟。

发明内容

在本文中所公开的本发明实施例可以采取用于至少两个裸片的半导体器件堆叠的高速缓存管理的方法的形式，每个裸片包括至少两个计算装置，每个计算装置包括至少一个核心，每个核心包括本地高速缓存，并且每个裸片包括连接至相应裸片的至少一个核心的至少一个共享高速缓存。方法可以包括测试每个核心，响应于核心未通过测试，将核心标识为故障核心；以及响应于核心通过测试，将核心标识为良好核心。至少两个裸片可以堆叠以使得第一裸片的良好核心与至少一个相邻裸片的故障核心对准，并且每个故障核心的故障核心本地高速缓存可以连接到至少第一对准的良好核心以主要由至少第一对准的良好核心来使用。

在本文中所公开的本发明另一实施例可以采取具有至少两个裸片的半导体器件堆叠的形式。每个裸片可以包括至少两个计算装置，并且每个计算装置可以包括具有与其相关联的良好核心或故障核心的相应标识符的至少一个核心。每个计算装置也可以具有连接至每个核心的相应的本地高速缓存，连接至计算装置的每个核心的至少一个共享高速缓存，以及连接至计算装置的每个核心的、可以在相应质量指示符中存储每个相应标识符的配置寄存器。至少两个裸片可以被定向为任何裸片的任何故障核心与至少一个其它相邻裸片的相应良好核心对准，并且堆叠可以被配置进入高速缓存扩展模式，在所示高速缓存扩展模式中至少一个良好核心被配置为使用另一个核心的本地高速缓存或者另一计算装置的共享高速缓存中的至少一个。

在本文中所公开的本发明又一实施例可以采取其中可以测试至少两个裸片中的每个裸片的方法的形式，每个裸片包括具有至少一个相应核心的至少一个计算装置，每个核心具有相应本地核心，以及每个裸片具有连接到至少一个相应核心的至少一个共享高速缓存。用于每个核心的质量指示符可以存储在至少一个配置寄存器中，质量指示符响应于相应核心未通过或者通过了测试而分别将相应核心标识为故障核心或良好核心。可以堆叠裸片使得任何故障裸片与至少一个相邻裸片的相应良好核心对准。如此堆叠，可以确定良好核心与相应的共享高速缓存之间的第一延迟，以及在良好核心与故障核心的本地高速缓存之间的第二延迟。良好核心的本地高速缓存可以连接至本地高速缓存或者共享高速缓存中与第一延迟和第二延迟中较小的延迟相关联的相应高速缓存。

通过本发明的技术实现附加的特征和优点。在本文中详细描述本发明的其它实施例和方面，并且视作请求保护的本发明的一部分。为了更好理解具有优点和特征的本发明，参照说明书以及附图。

附图说明

在本说明书结束时在权利要求书中特别指出并且明确请求保护了视作本发明的主题。结合附图由以下详细描述可以明确本发明的前述和其它特征和优点。

图1是根据在本文中所公开的本发明实施例来实施的裸片堆叠以及用于裸片堆叠的高速缓存管理系统的示意性截面图。