[发明专利]双等离子体源反应器处理晶片中离子与中性物质比控制

说明书

本文中公开的技术涉及双等离子体源反应器处理晶片中离子与中性物质比控制，具体涉及用于蚀刻衬底的方法和装置。板组件将反应室划分成下子室和上子室。板组件包括具有贯穿的孔的上板和下板。当使上板中的孔与下板中的孔对准时，离子和中性物质可经过板组件进入下子室。当这些所述孔不对准时，防止离子通过组件同时中性物质受到小得多的影响。因此，可通过控制孔对准面积的大小来调整离子通量:中性物质通量的比率。在某些实施方式中，板组件的一个板具体化成一系列同轴的、可独立运动的注入控制环。此外，在一些实施方式中，上子室具体化为被绝缘材料的壁隔离的一系列同轴的等离子体区。

技术领域

本发明总体上涉及半导体制造领域，更具体地涉及双等离子体源反应器处理晶片中离子与中性物质比的控制。

背景技术

半导体制造中被频繁使用的一种操作是蚀刻操作。在蚀刻操作中，将一种或多种材料从部分制造的集成电路中部分或完全地除去。等离子体蚀刻被经常采用，特别是在相关几何形状较小，采用高宽深比或者需要精密的图案转印的情况下。通常，等离子体包含电子、离子和自由基。自由基和离子与衬底发生相互作用，以便蚀刻衬底上的特征、表面和材料。

由于器件尺寸缩小，因而等离子体蚀刻工艺需要日益地精密和均匀以便制造出高质量产品。减小器件尺寸的一个驱动因素是在每个衬底中提供更多的器件。一个相关的因素是从平面结构变化到三维晶体管结构(例如，逻辑器件的FinFET栅结构)和先进的存储结构(例如，磁电阻式随机存储器(MRAM)和电阻式随机存储器(ReRAM))。为了实现这种精密和均匀的工艺，必须基于若干相关因素(例如，将使用器件的应用、相关的化学过程、衬底的灵敏度等)来优化不同的工艺。在其它因素中，在蚀刻工艺中可优化的一些重要变量包括到达衬底的离子通量、到达衬底的自由基通量、和这两个通量之间的相关比率。

因为以不同的方式来优化不同工艺，所以适合于第一蚀刻工艺的装置可能并不适合于第二蚀刻工艺。部分地由于处理装置中的有限空间以及半导体制造设备的成本，理想的是半导体制造装置能够在衬底上方提供大范围的处理条件。此外，理想的可能是半导体器件能够在加工期间在衬底的不同部分上方提供大范围的处理条件以解决某些几何不均匀性的问题。在对大衬底(例如，300mm、特别是450mm的直径)进行加工的情况下该考虑事项是特别重要的，因为在这种大工件中几何不均匀性更加严重。这样，可将单个装置用于许多不同应用以获得均匀的结果。本文中描述的技术尤其可用于实施多步骤蚀刻工艺(诸如与FinFET结构相关的蚀刻工艺)和后段制程(BEOL)加工(诸如某些双镶嵌工艺)，特别是当在大衬底上实施时。本文公开的实施方式尤其可用于某些先进技术节点，诸如40nm节点、10nm节点、和7nm节点。

发明内容

本文中的某些实施方式涉及用于蚀刻衬底的装置和方法。在本发明实施方式的一个方面，用于蚀刻衬底的装置包括(a)反应室、(b)位于反应室中由此将反应室划分成上子室和下子室的板组件；其中该板组件包括：(i)第一板和(ii)第二板，该第二板包括可独立地相对于第一板旋转的至少两个大致同轴的板部，其中第一板和第二板具有延伸穿过各板的厚度的孔，(c)连通到上子室的一个或多个气体入口；(d)被设计或构造成从反应室中排出气体的、连通到反应室的一个或多个气体出口；和(e)被设计或构造成在上子室中生成等离子体的等离子体发生源。

在一些实施方式中，所述装置包括至少三个大致为同轴的板部。在这些或其它情况下，在板组件的至少一个板中的孔的至少部分可具有在约0.2-0.4之间的宽深比。板组件的至少一个板可具有在约40-60％之间的开放面积。在某些实施方案中，第二板的板部包含绝缘材料，第一板包含导电材料。将上子室划分成由一个或多个绝缘壁分隔开的多个同轴的等离子体区。在各种实施方式中，控制器可用于执行蚀刻方法。例如，控制器可被设计或构造成使一个或多个同心板部旋转，以便控制衬底上中心到边缘的蚀刻条件。控制器也可被设计或构造成使至少第一同心板部相对于第一板运动以便确定第一和第二板中孔的方位，从而控制离子与自由基的通量比。