[发明专利]一种半导体器件及其制造方法、电子装置

说明书

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；在所述沟槽的底部和侧壁下部形成掺杂材料层；形成外延材料层，以填充所述沟槽的剩余部分；在外延材料层的顶部形成硅化物层。根据本发明，可以进一步增强作用于器件沟道区的应力，优化改进ESD保护电路的触发电压。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。

为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。

当集成电路(IC)开始工作时，来自外部的高能量施加给IC，在IC中会出现瞬间发生的静电放电(ESD)现象。ESD会在IC内部产生瞬时高压，其将导致栅氧化物的击穿，使IC出现故障。现有技术中常用的ESD保护电路为栅极接地的NMOS(Gate Grounded NMOS)，随着MOS器件的特征尺寸的不断减小，不断减小的栅氧化物厚度对ESD的冲击越来越敏感，对于ESD保护电路的触发电压的优化改进显得尤为迫切。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在所述重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；在所述沟槽的底部和侧壁下部形成掺杂材料层；形成外延材料层，以填充所述沟槽的剩余部分；在所述外延材料层的顶部形成硅化物层。

在一个示例中，所述沟槽为∑状或者倒三角形。

在一个示例中，所述沟槽的深度为3nm-100nm。

在一个示例中，形成所述沟槽的工艺步骤包括：在所述半导体衬底上形成露出所述重掺杂漏区的图案化的掩膜；通过先干法蚀刻再湿法蚀刻的工艺在所述重掺杂漏区中形成所述沟槽。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述掺杂材料层中的掺杂物质为硼或者氟硼，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3；对于所述半导体衬底中的PMOS区而言，所述掺杂材料层中的掺杂物质为磷，掺杂剂量为5.0×e¹⁸cm^-3-1.0×e²⁰cm^-3。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述外延材料层的构成材料为硅或者碳硅；对于所述半导体衬底中的PMOS区而言，所述外延材料层的构成材料为硅或者锗硅。

在一个示例中，在形成所述重掺杂漏区和所述重掺杂源区之前，还包括在所述栅极结构两侧的半导体衬底中依次形成低掺杂源/漏区和袋状区的步骤。

在一个示例中，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。