[发明专利]一种半导体器件及其制造方法、电子装置

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其 制造方法、电子装置。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于 MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此， 采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件 的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制 短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是 极负挑战性的任务。

为了克服上述难题，现有技术通过多种方法，例如预非晶化离子 注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方 法存在一些不足之处，例如预非晶化离子注入并不能很好地控制 MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力 于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步 限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均 衡点的技术进步空间。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法， 包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构以及位 于所述栅极结构两侧的侧壁结构；在所述半导体衬底中形成低掺杂漏 极；去除位于所述侧壁结构外侧的半导体衬底中的所述低掺杂漏极部 分，以形成第一沟槽；在所述侧壁结构和剩余的所述低掺杂漏极的侧 壁上形成牺牲层；蚀刻所述半导体衬底，以在其中形成第二沟槽；沉 积应力掩埋层，以填充所述第二沟槽；蚀刻所述应力掩埋层，以去除 所述应力掩埋层位于所述牺牲层的侧壁外侧的部分；去除所述牺牲 层，并在露出的所述半导体衬底上形成作为重掺杂源/漏区的材料层。

在一个示例中，所述低掺杂漏极中含有具有应力的材料。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述 应力材料为碳硅；对于所述半导体衬底中的PMOS区而言，所述应 力材料为锗硅。

在一个示例中，形成所述低掺杂漏极的工艺步骤包括：以所述侧 壁结构为掩膜，通过先干法蚀刻再湿法蚀刻的工艺在所述半导体衬底 中形成凹槽；在所述凹槽中外延生长所述应力材料的同时，通过低掺 杂离子注入在所述应力材料中形成掺杂物质。

在一个示例中，所述凹槽的一端延伸至所述栅极结构的正下方。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述 低掺杂离子注入的掺杂离子为磷离子或者砷离子，对于所述半导体衬 底中的PMOS区而言，所述低掺杂离子注入的掺杂离子为硼离子或 者铟离子。

在一个示例中，采用先干法蚀刻再湿法蚀刻的工艺形成所述第二 沟槽，所述第二沟槽的位于所述侧壁结构和剩余的所述低掺杂漏极的 下方的部分的长度为2nm-10nm。

在一个示例中，所述沉积为具有可流动性的化学气相沉积或者等 离子体化学气相沉积。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述 应力掩埋层具有张应力；对于所述半导体衬底中的PMOS区而言， 所述应力掩埋层具有压应力。

在一个示例中，通过外延工艺或者先沉积后化学机械研磨的工艺 形成所述作为重掺杂源/漏区的材料层。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体 器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包 括所述半导体器件。

根据本发明，可以进一步增强作用于器件沟道区的应力，并有效 改善器件的短沟道效应。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附 图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1F为根据本发明示例性实施例一的方法依次实施的步 骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流 程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为 彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明 可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避 免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。