[发明专利]使用氧化物垫片减小节距

说明书

本申请是申请号为200880115933.8、申请日为2008年11月7日、发明名称为“使用氧化物垫片减小节距”的发明专利申请的分案申请。

背景技术

本发明涉及半导体器件的形成。尤其是，本发明涉及使用氧化物垫片减小节距的半导体器件的形成。

半导体器件的封装密度大约每一年半增加两倍。很高的封装密度增加了生产力和器件速度，并减少了功率消耗。然而，随着封装密度的增加，成本增加和良率减少也成指数增加。因为成本和良率减少的指数增加的最大原因与光刻技术有关，所以人们寻求各种图案化掩模的替代方法来取代光刻技术。一种这样的技术是双掩模方案(double mask scheme)，其图案化掩模层两次以制造一半的节距。然而，双掩模方法受覆盖(overlaying)精确度的限制。

通常，垫片光刻法提供牺牲层(sacrificial layer)，然后将该牺牲层蚀刻为牺牲结构。然后使用保形化学气相沉积(CVD)在该牺牲结构上方和周围形成保形层。使用凹蚀(etchback)以蚀刻该保形层的水平层。然后除去该牺牲结构以形成该保形层的垫片或翅片(fin)结构。传统上，垫片的厚度可以是10nm或更小。为了提供期望的保形层，传统的CVD沉积可能要求高温CVD。这种高温可能对于半导体器件是有害的。高温会导致处理超出器件的热平衡(thermal budget)。另外，如果以前做过掺杂的话，高温会对掺杂区域有害。

另外，这种CVD工艺是相对于牺牲层和垫片受限的。通常，氧化硅牺牲层会提供氮化硅垫片。氮化硅牺牲层会提供氧化硅牺牲层。

发明内容

为了实现前述目的并相应于本发明的目的，提供一种用于蚀刻蚀刻层的方法，该蚀刻层位于衬底上方且在反射涂覆(ARC)层和具有掩模特征的图案化有机掩模下。将该衬底放在处理室中。穿过该图案化掩模的该掩模特征打开该ARC层。形成氧化物垫片沉积层，其中该氧化物垫片沉积层包括顶部部分、侧壁和底部部分，该顶部部分覆盖该有机掩模的顶部，该侧壁覆盖该有机掩模的侧壁，而该底部部分覆盖该掩模特征的底部。部分除去该有机掩模上的该氧化物垫片沉积层，其中该氧化物垫片沉积层的至少该顶部部分被除去。通过蚀刻除去该有机掩模和该ARC层。穿过该氧化物垫片沉积层的该侧壁蚀刻该蚀刻层。从该处理室除去该衬底。

在本发明的另一种表现形式中，提供一种用于蚀刻蚀刻层的由计算机执行的方法，该蚀刻层位于衬底上方且在防反射涂覆(ARC)层和具有掩模特征的图案化有机掩模下。将该衬底放在处理室中。穿过该图案化掩模的该掩模特征打开该ARC层。形成氧化物垫片沉积层，其中该氧化物垫片沉积层包括顶部部分、侧壁和底部部分，该顶部部分覆盖该有机掩模的顶部，该侧壁覆盖该有机掩模的侧壁，而该底部部分覆盖该掩模特征的底部。该氧化物垫片沉积层的形成包含一(1)到二十(20)个循环，每个循环包含包括提供含Si的沉积气体的气流、从该沉积气体形成等离子体和停止该沉积气体的气流的沉积阶段以及包括提供包含O₂或N₂的至少一种的加工气体的气流、从该加工气体形成等离子体和停止该加工气体的气流的加工阶段。通过蚀刻部分除去该有机掩模上的该氧化物垫片沉积层，其中该氧化物垫片沉积层的至少该顶部部分被除去。通过蚀刻除去该有机掩模和该ARC层。穿过该氧化物垫片沉积层的该侧壁蚀刻该蚀刻层。从该处理室除去该衬底。