[发明专利]一种基于DICE结构的改进SRAM存储单元

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种改进的SRAM存储单元。

背景技术

集成电路是当前世界上更新速度最快的电子产品，而存储器始终是代表集成电路技术发展水平的典型产品。集成电路设计、制造工艺水平的提高使SRAM的容量、性能得以不断改善。SRAM因为读写速度块，成为用作计算机高速缓存的最大量的挥发性存储器。此外，在航空、通讯、消费电子类电子产品中，SRAM也有着广泛的应用。

随着航空航天事业和半导体技术的飞速发展，各类电子设备早已应用到环境非常恶劣的空间中，空间中充斥着各种辐射粒子，而辐射效应会导致半导体存储器存储单元的数据翻转混乱，并导致整个逻辑电路的传输数据错误。因此，提高SRAM的抗辐射能力，已成为SRAM设计者必须考虑的问题。

传统的SRAM大多采用六管单元，其结构如图1所示，用两个钳位的反相器(M1和M5构成一个反相器，M2和M6构成第二个反相器)再加上两个传输晶体管(M3和M4)组成。字线WL控制M3和M4，在读取和写入操作时，M3和M4导通。读取时，两根位线BLB和BL均预充电至高电平。写入1时，BL＝1，BLB＝0；写入0时，BL＝0，BLB＝1。

现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的分压原理，导致存储0的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操作时，两条位线BL和BLB分别充电至Vdd/2，如果左边存储节点Q存储值为1，右边存储节点QB存储值为0，则当读取操作时，WL＝1，M5导通，由于Q存储的1，M2晶体管栅电压一直处于开启状态，BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一个放电通路，QB电压从0上升。如果QB电压上升到一定程度，可以使M1导通，从而下拉Q点电位，整个SRAM内存储数据都会发生翻转，导致传输数据出现错误。

因此在执行读操作时，存储0的节点电压上升至0到Vdd/2之间某一水平，具体取决于M2和M4之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动，就更容易发生翻转，因而静态噪声容限减小。同样，在读取“1”时也存在存储节点电压变化的问题。如图1所示，BL和BLB在读取存储数据之前预充电至Vdd/2，若Q＝1，QB＝0，则M3和M5形成通路，Q点电位处于Vdd/2和Vdd之间某一水平，具体取决于M3和M5导通电阻的大小。

图2所示的是现有技术采用的双互锁存储单元(DICE)结构设计的SRAM单元，由四个反相器构成4个存储节点A、B、C、D。按照设计的思路，A和C的电位应该相同，B和D的电位应该相同。下面根据A、B、C、D不同的初始值分情况讨论：

①假设A＝1，B＝0，C＝1，D＝0是初始条件。可以看到A控制N8导通，将D点下拉至0，同时D控制P1导通将A上拉至高电平，因此A和D在分别为1和0时相互控制，同理，B和C也相互控制。②如果A＝0，B＝1，C＝0，D＝1，则A＝0使P2将B点上拉至1，而B则使N1导通将A下拉至0，同理，此时C和D也相互控制。

在情况①下，若B跳变为1，只能依赖C对其的反馈才能将其恢复。如果B的跳变为0，可能由于较大的瞬态电流将P3导通，C上拉至1。这样整个BC反馈失效。因为A和D为一对控制结点，B和C为一对控制节点。A和D无法对B的跳变进行恢复。在情况②下，也会产生类似问题。

因此，希望提出一种静态噪声容限大，且不受节点初始电平影响的SRAM单元结构。

发明内容

本发明提供了一种基于DICE结构的改进SRAM存储单元，该单元包括以下结构：

反相器结构，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中，

第一反相器结构由第一PMOS管P1和第一NMOS管N1串联形成，所述第一PMOS管P1的源极接电源VDD，所述第一NMOS管N1的源极接地，所述第一PMOS管P1漏极和第一NMOS管N1的漏极之间作为第一存储节点A；

第二反相器结构由第二PMOS管P2和第二NMOS管N2串联形成，所述第二PMOS管P2的源极接电源VDD，所述第二NMOS管N2的源极接地，所述第二PMOS管漏极P2和第二NMOS管N2的漏极之间作为第二存储节点B；

第三反相器结构由第三PMOS管P3和第三NMOS管N3串联形成，所述第三PMOS管P3的源极接电源VDD，所述第三NMOS管N3的源极接地，所述第三PMOS管漏极P3和第三NMOS管N3的漏极之间作为第三存储节点C；