[发明专利]MOS晶体管的形成方法和CMOS晶体管的形成方法

说明书

一种MOS晶体管的形成方法和CMOS晶体管的形成方法。其中，所述MOS晶体管的形成方法包括：提供半导体衬底，所述半导体衬底上具有伪栅极；在所述伪栅极两侧下方的所述半导体衬底内分别形成源区和漏区；在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅极上表面齐平；采用脉冲等离子体刻蚀工艺去除所述伪栅极形成开口；采用金属材料填充所述开口形成金属栅极。采用所述MOS晶体管的形成方法形成的MOS晶体管性能提高。

技术领域

本发明涉及半导体制造领域，尤其涉及一种MOS晶体管的形成方法和CMOS晶体管的形成方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(Critical Dimension，CD)越来越小，为了解决小尺寸器件带来的一系列问题，高介电常数(k)材料的栅介质层和金属栅极(metal gate)相结合的技术被引入至MOS晶体管的制造过程中。

为避免金属栅极的金属材料对MOS晶体管的其他结构造成影响，所述金属栅极与高k栅介质层的栅极叠层结构通常采用后栅工艺(gate-last)制作。在该工艺中，在待形成的栅极位置首先形成由多晶硅等材料构成的伪栅极，而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中填充金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺步骤的数量得以减少，避免了金属材料不适于进行高温处理的问题。

然而，现有MOS晶体管的形成方法在去除伪栅极的过程中，通常采用的是连续波(continuous wave，CW)等离子体刻蚀工艺。但是，连续波等离子体刻蚀工艺在去除宽度不同的伪栅极时，会形成深度不同的开口。

一种情况下，如图1所示，提供半导体基底100，半导体基底100具体可以包括衬底和层间介质层等多层结构。在半导体基底100上形成伪栅极(未示出)，并且各伪栅极的宽度不同。采用连续波等离子体刻蚀工艺去除所述伪栅极，从而形成开口101和开口102。开口102的宽度大于开口101，代表原本位于开口102中的伪栅极的宽度大于原本位于开口101中的伪栅极的宽度。从图1中可以看到，开口102的深度大于开口101的深度，即所述连续波等离子体刻蚀工艺对宽度较大的伪栅极的刻蚀速率较大。

另一种情况下，如图2所示，提供半导体基底200，半导体基底200具体可以包括衬底和层间介质层等多层结构。在半导体基底200上形成伪栅极(未示出)，并且各伪栅极的宽度不同。采用连续波等离子体刻蚀工艺去除所述伪栅极，从而形成开口201和开口202。开口202的宽度大于开口201，代表原本位于开口202中的伪栅极的宽度大于原本位于开口201中的伪栅极的宽度。从图2中可以看到，开口202的深度小于开口201的深度，即所述连续波等离子体刻蚀工艺对宽度较小的伪栅极的刻蚀速率较大。

由于现有MOS晶体管的形成方法去除不同宽度的伪栅极后会形成深度不同的开口，导致最终形成的不同MOS晶体管的阈值电压发生差异，使半导体器件的性能下降。同样的问题也存在于CMOS晶体管的形成过程中。

为此，需要一种新的MOS晶体管的形成方法和CMOS晶体管的形成方法，以避免在去除不同宽度的伪栅极时形成深度不同的开口。

发明内容

本发明解决的问题是提供一种MOS晶体管的形成方法和CMOS晶体管的形成方法，以保证去除在伪栅极后形成的各开口深度相同，从而保证各MOS晶体管的阈值电压相同，提高MOS晶体管和CMOS晶体管的性能。

为解决上述问题，本发明提供一种MOS晶体管的形成方法，包括：

提供半导体衬底，所述半导体衬底上具有伪栅极；

在所述伪栅极两侧下方的所述半导体衬底内分别形成源区和漏区；

在所述半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅极上表面齐平；