[发明专利]静态存储单元的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种静态存储单元的形成方法。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

随着半导体工艺技术的不断发展，工艺节点逐渐减小，多栅器件获得到了广泛的关注，鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，被广泛应用于SRAM晶体管中，能够有效的提高SRAM晶体管的性能。

如图1，为采用鳍式场效应晶体管形成的SRAM存储单元的俯视示意图。图1中仅示出了各晶体管的鳍部和栅极。

所述SRAM存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。

其中，所述晶体管P1和P2为上拉晶体管；所述晶体管N1和N2为下拉晶体管。晶体管N3和N4为传输晶体管。

对于高性能的SRAM存储器中，相对于上拉晶体管，下拉晶体管通常需要更大的驱动电流，以满足存储器的性能要求。一般要求下拉晶体管N1、N2、上拉晶体管P1、P2和传输晶体管N3、N4的驱动电流比为2:1:1。由于晶体管的驱动电流与晶体管的沟道区域面积成正比，即要求下拉晶体管N1、N2、上拉晶体管P1、P2和传输晶体管N3、N4的沟道区域面积比为2:1:1。

现有技术中，在同一个SRAM存储单元中形成的鳍式场效应晶体管的鳍部高度以及栅极结构的尺寸是相同的，单个鳍部形成的晶体管具有相同的沟道面积，所以，所述下拉晶体管N1、N2分别具有两个鳍部，而上拉晶体管P1、P2与传输晶体管N3、N4仅需要一个鳍部，从而使下拉晶体管N1、N2的沟道面积为上拉晶体管P1、P2或传输晶体管N3、N4的沟道面积的两倍。这样SRAM结构增加了形成静态存储单元需要的鳍部数量，从而不利于静态存储器的集成度的提高。

发明内容

本发明解决的问题是提高一种静态存储单元的形成方法，可以提高静态存储单元的集成度。

为解决上述问题，本发明提供一种静态存储单元的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域上形成有第一鳍部；在所述半导体衬底上形成隔离层，所述隔离层的表面低于第一鳍部的顶部表面，并且覆盖部分第一鳍部的侧壁表面；在所述隔离层上形成横跨所述第一鳍部的第一伪栅结构以及位于所述第一伪栅结构侧壁表面的第一侧墙；在所述隔离层表面形成介质层，所述介质层与第一伪栅结构的表面齐平；在所述介质层和第一伪栅结构表面形成具有第一开口的掩膜层，所述第一开口暴露出第一伪栅结构的顶部表面；沿所述第一开口去除第一伪栅结构，形成第一凹槽，所述第一凹槽暴露出第一鳍部的部分表面以及位于所述第一鳍部两侧的隔离层的表面；沿所述第一开口去除所述第一凹槽下方的部分厚度的隔离层，形成第二凹槽，所述第二凹槽暴露出低于隔离层表面的第一鳍部的部分侧壁；形成填充满所述第一凹槽和第二凹槽的第一栅极结构。

可选的，所述掩膜层的第一开口宽度小于第一伪栅结构的宽度。

可选的，所述第一开口的宽度为第一伪栅结构宽度的1/2～4/5。

可选的，所述第一伪栅结构的宽度为20nm～25nm，所述第一开口的宽度为15nm～20nm。

可选的，所述第二凹槽的宽度小于第一凹槽的宽度。

可选的，去除所述第一伪栅结构的方法包括：沿所述第一开口对第一伪栅结构进行各向异性刻蚀，去除所述第一开口下方的部分第一伪栅结构，暴露出第一鳍部的部分表面；对所述第一开口两侧的掩膜层下方的剩余的第一伪栅结构进行各向同性刻蚀，去除剩余的第一伪栅结构。

可选的，所述各向异性刻蚀工艺为干法刻蚀工艺。

可选的，所述各向异性刻蚀工艺为湿法刻蚀工艺。

可选的，所述第一伪栅结构包括第一伪栅极，所述第一伪栅极的材料为多晶硅。

可选的，所述第一伪栅结构还包括位于第一鳍部和第一伪栅极之间的第一伪栅介质层，所述第一伪栅介质层的材料为氧化硅。