[发明专利]半导体元件测试用分选机

说明书

技术领域

本发明涉及在测试半导体元件时使用的半导体元件测试用分选机。

背景技术

半导体元件测试用分选机（以下，称之为“分选机”）是将经过预定的制造工艺制造出的半导体元件电连接到测试机之后，根据测试结果将半导体元件分类的设备。

用于支持半导体元件的测试的分选机已被韩国公开专利第10-2002-0053406号（以下，称之为“现有技术1”）或日本公开专利特开2011-247908号（以下，称之为“现有技术2”）之类的多种专利文献公开。

根据被公开的专利文献，抓持头（现有技术1中被命名为“转位头”，现有技术2中被命名为“压迫装置”）在抓持半导体元件的状态下下降而使半导体元件电连接到插座板（现有技术2中被命名为“测试器”）上的测试插座（现有技术2中被命名为“检测用插座”）。为此，抓持头被构成为能够进行水平移动和垂直移动。在此，抓持头的水平移动是在搬运半导体元件的往复器（现有技术2中被命名为“滑动台”）的上点和插座板的上点之间进行。而且，抓持头的垂直移动是在从往复器抓持或释放半导体元件时以及将半导体元件电连接到测试插座或解除电连接时进行。当然，往复器和抓持头之间的位置或其他相关结构可具有多种形态。

通过抓持头的下降而将半导体元件电连接到测试插座的作业应该在被抓持头抓持的半导体元件和测试插座之间实现精确的定位的状态下进行。

但是，由于针对水平移动的控制公差或其他多种设计因素，被抓持头抓持的半导体元件和测试插座之间的精确的定位将非常困难。为了解决这一点，如参照现有技术2，一般在插座板上设置定位销（现有技术2中命名为“引导销”），并在抓持头上设置定位孔（现有技术2中命名为“引导孔”）。由此，在抓持头下降时，插座板的定位销首先插入到抓持头的定位孔，因而能够在先行实现抓持头和测试插座之间的精确的定位的状态下，使半导体元件电连接到测试插座。

另外，因集成技术的发展等原因，半导体元件的端子数量趋于增加。半导体制造商们试图减小端子大小和端子之间的间距，以作为在有限的面积内容纳较多数量的端子的方案。据此，被开发出端子之间的间隔由当前的0.50mm～0.40mm减少为0.35mm～0.30mm的产品，预计将来会进一步减小。当然，随着端子之间的间距减小，端子的大小也应该随之变小。例如，在BGA类型中，端子（焊球）之间的间距在0.5mm的情况下，端子的直径为0.33mm，但在端子之间的间距为0.35mm的情况下，端子的直径将减小到0.23mm。尤其，最近的趋势是将端子之间的间距减小到0.3mm，同时也将端子的直径减小到0.20mm以下。在这样的情况下，如果半导体元件哪怕以微小的程度偏离正位置或扭曲的姿态被抓持到抓持头，则半导体元件和测试插座之间的电连接将发生故障。而且，还存在发生端子的损坏或短路的危险。

因此，半导体元件和测试插座之间的电连接有必要更加精确地形成。

但是，若考虑到如上的端子的直径或端子之间的间距减小的趋势，就仅依靠定位销和定位孔得到半导体元件和测试插座之间的精确的定位而言，不远的将来在如下点上将会非常困难。

首先，定位销反复地插入和脱离定位孔，导致构成定位孔的壁面被磨损。此时，定位销和定位孔将失去正常功能。为了克服这一点，需要伴随部件更换这一繁琐的作业，但相应地会导致人力的损失和设备的运行率的下降。

其次，由于需要具备抓持头在抓持半导体元件的状态下下降而将半导体元件电连接到测试插座的结构，因此半导体元件的抓持状态尤其非常重要。但是，往复器或抓持头的移动控制公差或半导体元件的加载公差将会影响由抓持头抓持的半导体元件的精确的抓持。即，如图1的（a）和（b）的夸张显示，半导体元件D有可能无法正确地被抓持头的拾取器P抓持或者以微小地旋转的状态下被抓持。但是，尽可能减小所提及的设计公差的尝试只能受限制。

发明内容

本发明的目的在于提供一种在抓持半导体元件的抓持头位于插座板的上方的状态下，能够忽略抓持头而校正半导体元件的位置或姿势的技术。

为了达到如上的目的，根据本发明的半导体测试用，包括：插座板，具有与测试器侧电连接的至少一个测试插座；凹袋板，可升降地配备于所述插座板的上侧，在与所述至少一个测试插座对应的位置具有用于收容半导体元件的至少一个元件凹袋；升降部件，使所述凹袋板能够升降，据此使收容于所述至少一个元件凹袋的至少一个半导体元件能够电连接到所述至少一个测试插座或解除电连接；元件供应器，将至少一个半导体元件提供给所述至少一个元件凹袋。