[发明专利]多晶粒堆叠结构

说明书

技术领域

本发明是有关于一种集成电路结构，且特别是有关于一种多晶粒堆叠结构。

背景技术

多晶粒堆叠结构常应用于需要在缩小的封装尺寸中增加存储器密度及/或装置性能的电子产品。

图1示出四晶粒封装(quad-die package，简称QDP)类型的传统多晶粒堆叠结构。该多晶粒堆叠结构在晶粒间具有基于晶粒选择(Chip-Select，简称CS)垫(pad)的“阶梯型(ladder-style)”连接。此种结构目前应用于第三代双倍数据速率同步动态随机存取存储器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory，简称DDR3SDRAM)。

请参照图1，此结构包括垂直由下至上堆叠的四个晶粒12、14、16与18。各晶粒12、14、16或18具有四个CS垫，包括：用于该晶粒本身的输入(input)的CS0垫101、用于高一层的晶粒(若存在)的输入的CS1垫103、用于高两层的晶粒(若存在)的输入的CS2垫105，以及用于高三层的晶粒(若存在)的输入的CS3垫107，其中晶粒12、14、16与18的CS垫101、103、105与107是通过基底通孔(through-substrate via，TSV)作阶梯型连接。具体而言，在第i晶粒(i=2～4)14、16或18中，第j个CS垫(j=1～3)101、103或105电性连接至第(i-k)晶粒(k=1～i-1)的第(j+k)个CS垫，但其中j+k≤4。

然而，DDR3SDRAM的阶梯型连接会使CS/ZQ垫之间有很大的输入电容(Cin，input-capacitance)差异。此现象很可能归因于各个CS垫的负载(loading)的差异。如图1所示，CS0垫101有0基底通孔/1垫层的负载，CS1垫103有1基底通孔/2垫层的负载，CS2垫105有2基底通孔/3垫层的负载，CS3垫107有3基底通孔/4垫层的负载。也即，相较于第n个CS垫，第(n+1)个CS垫多出1基底通孔/1垫层的负载。

发明内容

有鉴于此，本发明提供一种多晶粒堆叠结构，其能够降低在晶粒输入垫之间的输入电容(Cin)差异。

本发明的多晶粒堆叠结构包括N个(N≥2)垂直堆叠的晶粒。每个晶粒包括N个晶粒输入垫(input pads)，其中有一特定输入垫用于该晶粒本身的输入。在底晶粒上方的每个晶粒的特定垫通过至少一基底通孔(through-substrate via)电性连接至底晶粒的特定输入垫以外的不同输入垫，且当不在与底晶粒相邻的晶粒中时，也通过底晶粒上方的每个下方晶粒的不同输入垫作上述电性连接。底晶粒的特定输入垫电性连接至上方的单或多个晶粒的至少一个输入垫，所述至少一个输入垫并非任何上方晶粒的特定输入垫，且未电性连接至任何上方晶粒的特定输入垫。

在一实施例中，所述晶粒输入垫是晶粒选择(CS)垫。

在一实施例中，所述至少一基底通孔包括至少一硅通孔(through-silicon via)。

在一实施例中，所述N个晶粒包括动态随机存取存储器(DRAM)晶粒，其例如是DDR3SDRAM晶粒。

由于底晶粒的特定输入垫电性连接至上方的单或多个晶粒的至少一个输入垫，所述至少一个输入垫并非任何上方晶粒的特定输入垫，且未电性连接任何上方晶粒的特定输入垫，因此至少可降低底晶粒(在现有技术中具有最低Cin)的特定输入垫与上方晶粒的特定输入垫之间的Cin差异。因此，本发明可减少外部输入CS信号的变异以降低晶粒对晶粒的CS针脚安装/维持时间(setup/holding timing)的变异，并减少使用ZQ垫的校正(calibration)结果的变异。

当晶粒的晶粒输入垫具有前述阶梯型连接时，甚至可使所有晶粒的特定输入垫具有实质相同的Cin或实质上无Cin差异。此种实施例如下所述。N个晶粒包括由下至上的第一至第N晶粒，其中第一晶粒为底晶粒。在每个晶粒中，N个输入垫包括依序排列的第一至第N输入垫，其中第一输入垫用于该晶粒本身的输入。在各第i晶粒(i=2～N)中，第j输入垫(j=1～N-1)电性连接各第(i-k)晶粒的第(j+k)垫输入，但其中j+k≤N。第一晶粒的特定输入垫通过在第一晶粒中的基底通孔电性连接第二晶粒的第N输入垫。各第m晶粒(m=2～N-1)中的特定输入垫也通过在第m晶粒中的基底通孔电性连接第(m+1)晶粒的第N输入垫。第N晶粒的特定输入垫也电性连接在第N晶粒中第N输入垫上方的基底通孔。