[发明专利]半导体器件及其制造方法

说明书

提供了一种半导体器件及其制造方法。一示例方法可以包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。

技术领域

本申请涉及半导体领域，更具体地，涉及一种包括鳍的半导体器件及其制造方法。

背景技术

随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。

在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可通过在鳍102的顶壁与栅电极103之间设置高厚度电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。

随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。要针对如此小的鳍，准确实现源／漏接触部相当困难。另外，如此小的鳍在制造过程中非常容易坍塌，特别是在SOI(绝缘体上半导体)晶片上形成尺寸越来越小的鳍时。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以克服现有技术中的上述困难。

根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。

根据本公开的另一方面，提供了一种半导体器件，包括：SOI衬底，包括支撑衬底、埋入绝缘层和SOI层；在SOI衬底上形成的沿第一方向延伸的多个鳍，其中各鳍之间存在一定厚度的SOI层在埋入绝缘层上延伸；在SOI衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅电极，每一栅电极经由栅介质层与相应的鳍相交；在栅电极的沿第二方向延伸的侧壁上形成的电介质侧墙；在鳍以及SOI层的未被栅极线和侧墙覆盖的表面上形成的外延半导体层，该外延半导体层填充各鳍之间以及各栅电极之间的空间；以及绝缘隔离部，所述绝缘隔离部将沿第二方向相对的栅电极彼此隔离，且将沿第一方向相对的鳍彼此隔离。

根据本公开的实施例，通过外延半导体层，可以扩展源／漏面积，以便于后继的接触部制造。此外，通过按需设置绝缘隔离部，以实现所需的电隔离。最终的源／漏面积可以由绝缘隔离部来限定。另外，由于在鳍之间留有一定厚度的SOI层，所以可以改善对鳍的支撑。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：