[发明专利]通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术

说明书

公开了一种用于通过以在沟道与源极区和漏极区的界面处沉积栅极控制层(GCL)而增大有效电栅极长度(Leff)来改进晶体管的栅极对沟道的控制的技术。GCL是可以在使用替换S/D沉积形成晶体管时进行沉积的名义上未掺杂的层(或相对于重掺杂的S/D填充材料为大体上较低掺杂的层)。在已经形成S/D腔之后并且在沉积重掺杂的S/D填充材料之前，可以在S/D腔中选择性沉积GCL。以此方式，GCL减小了源极和漏极与栅极叠置体的下重叠(Xud)并且还将重掺杂的源极区和漏极区分离。这继而增大了有效电栅极长度(Leff)并且改进了栅极对沟道的控制。

背景技术

包括了形成在半导体衬底上的晶体管、二极管、电阻器、电容器和其它无源和有源电子器件的电路器件的增加的性能典型地是在设计、制造和操作那些器件期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体(MOS)晶体管半导体器件(例如，在互补金属氧化物半导体(CMOS)中使用的那些金属氧化物半导体(MOS)晶体管半导体器件)期间，经常期望针对每个处理生成而缩放节距以支持单位面积上更多的晶体管。通常，对晶体管栅极的关键尺寸进行缩小以缩小总体节距。

附图说明

图1是根据本公开内容的一个或多个实施例的形成包括栅极控制层(GCL)的金属氧化物半导体(MOS)晶体管的方法。

图2A-K图示了根据一些实施例的随着对于平面或非平面晶体管架构来执行的图1的方法而形成的示例性结构。

图3A-C示出了根据本公开内容的实施例而配置的包括GCL的示例性非平面架构结构的透视图。

图4A是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在固定的泄漏量下晶体管导通时的电压(V_t)与源极/漏极(S/D)下重叠(underlap)距离(X_ud)的关系的图表。

图4b是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在给定栅极电压下源极-漏极电流泄漏(I_L)与S/D下重叠距离(X_ud)的关系的图表。

图5图示了以根据示例性实施例而配置的一个或多个晶体管结构来实施的计算系统。

具体实施方式

公开了用于通过经由在沟道与源极区和漏极区的界面处沉积栅极控制层(GCL)而增大有效电栅极长度(L_eff)来改进晶体管的栅极对沟道的控制的技术。GCL是可以在使用替换S/D沉积形成晶体管时进行沉积的名义上未掺杂的层(或相对于重掺杂的S/D填充材料为大体上较低掺杂的层)。在已经形成S/D腔之后并且在沉积重掺杂的S/D填充材料之前，可以在S/D腔中选择性沉积GCL。以此方式，GCL减小了源极和漏极与栅极叠置体的下重叠距离(X_ud)并且还将重掺杂的源极区和漏极区分离。这继而增加了有效电栅极长度(L_eff)并且改进了栅极对沟道的控制(例如，通过在去除栅极电压时增大关断沟道电流的功效)。

概述

如先前所解释的，可以对晶体管栅极的关键尺寸进行缩小以缩小总体节距并且支持单位面积上更多的晶体管。缩小晶体管栅极的关键尺寸使得该晶体管的源极和漏极更靠近在一起。晶体管源极和漏极还可能由于源极/漏极(S/D)下重叠的增大而更靠近在一起，源极/漏极(S/D)下重叠是S/D在栅极电极或栅极叠置体下方延伸的程度。这在例如10nm及之下的图案化节点时成为问题，因为源极和漏极可以如此靠近在一起以使得栅极对沟道的控制可能变弱。对沟道的弱栅极控制可能导致在去除栅极电压时不期望的沟道电流从源极流向漏极。由于电流泄漏，不期望的沟道电流还可能从源极流向漏极。用于增大源极区与漏极区之间的距离的一个选择是增大栅极叠置体间隔体宽度以帮助控制随后的S/D腔蚀刻尺寸。然而，增大的栅极叠置体间隔体宽度减小了多晶(poly)线之间的间隔，从而减小了间隔以使得与源极区和漏极区进行电接触，这继而引起更高的接触电阻。