[发明专利]跟踪存储体实用性及智能通电决策的成本

说明书

发明背景

中央处理单元将信息存储在缓存中，以降低访问信息的平均时间。与主存储器相比，缓存通常是更小更快的存储器，诸如随机存取存储器。缓存通常存储存储在最频繁使用的主存储器位置中的信息的副本。缓存可能比主存储器更靠近中央处理单元，因此减少访问存储在缓存中的信息所需的时间量和/或能量。

发明概要

根据本发明的某些方面的实施方案，设备接收将对存储体通电的指示，并基于接收所述指示来确定与断电的存储体对应的功率比分。每个功率比分对应于与对断电的存储体通电相关联的功率量度。设备基于多个功率比分对选定的存储体通电。

附图简述

图1是本文描述的示例性实施方案的概述的视图；

图2是根据一些实施方案的其中可实现本文描述的实施方案的设备的示例性组件的视图；

图3是根据一些实施方案的可与图2中示出的一个或多个组件对应的示例性组件的视图；

图4是根据一些实施方案的用于对存储体通电的示例性进程的视图；

图5是根据一些实施方案的存储与存储体相关联的性能量度的示例性数据结构的视图；

图6是根据一些实施方案的存储可触发存储体通电的条件的示例性数据结构的视图；

图7是根据一些实施方案的存储与存储体相关联的功率量度的示例性数据结构的视图；

图8是根据一些实施方案的存储存储于存储体中的信息的特性的示例性数据结构的视图

图9是根据一些实施方案的与图4中示出的示例性进程有关的示例性实施方案的视图；

图10是根据一些实施方案的与图4中示出的示例性进程相关的另一示例性实施方案的视图。

具体实施方式

对示例性实施方案的以下详细描述参考附图。不同图中的相同参考数字可识别相同或类似的元件。

处理器(诸如中央处理单元(“CPU”))可将信息存储在存储体(诸如CPU缓存中包括的存储体)中。为了节省电力，CPU可对一些存储体断电。然而，对存储体断电可降低包含CPU和存储体的系统的性能。因此，CPU可对一个或多个存储体通电以便提高系统性能。本文描述的实施方案帮助CPU确定何时对存储体通电、对多少个存储体通电和/或对哪个存储体通电，以便优化系统性能和功耗。

如本文使用，术语“通电”存储体(和其它类似术语，诸如“通电”、“被通电”等)指的是调整存储体的功率特性，使得可利用存储体来存储信息。例如，对存储体通电可指的是对存储体供电(例如，电流、电压等)和/或打开存储体。作为另一实施例，对存储体通电可指的是使存储体从第一功耗状态(例如，关闭、睡眠、待机、休眠等)过渡到第二功耗状态(例如，打开、唤醒、就绪等)，其中存储体在第二功耗状态下消耗的功率量大于存储体在第一功耗状态下消耗的功率量。

如本文使用，术语“断电”存储体(和其它类似术语，诸如“断电”、“被断电”等)指的是调整存储体的功率特性，使得存储体不可用于存储信息。例如，对存储体断电可指的是终止到存储体的供电(例如，电流、电压等)和/或关闭存储体。作为另一实施例，对存储体断电可指的是使存储体从第二功耗状态(例如，打开、唤醒、就绪等)过渡到第一功耗状态(例如，关闭、睡眠、待机、休眠等)，其中存储体在第一功耗状态下消耗的功率量小于存储体在第二功耗状态下消耗的功率量。

图1是本文描述的示例性实施方案100的概述的视图。如在图1中示出，实施方案100包括一个或多个处理器，在所描述的实施方案中，一个或多个处理器包括连接到包括N个存储体(N＞1)的CPU缓存的CPU(例如，M个CPU，其中M≥1)。在一些实施方案中，CPU缓存被集成到CPU中(且是CPU的一部分)。在其它实施方案中，CPU缓存由多个CPU共享。除了CPU，处理器也可执行本文所述的实施方案。这种处理器可包括(例如)图形处理单元(GPU)、加速处理单元(APU)、应用处理器、特定应用集成电路(ASIC)、数字信号处理器(DSP)等。