[发明专利]具有数据保留分区的闪速存储器

说明书

一种NAND闪速存储器芯片包括在相同的存储器阵列中的：具有较小的存储器单元的第一分区，所述较小的存储器单元具有较小的电荷存储元件；以及具有较大的存储器单元的第二分区，所述较大的存储器单元具有较大的电荷存储元件。根据数据的特性、或者期望的特性选择数据以存储在第一或者第二分区中。

技术领域

本发明一般地涉及闪速EEPROM(电可擦可编程只读存储器)类型的非易失性半导体存储器、它们的形成、结构以及用途，并且具体地涉及一种NAND闪速存储器单元阵列，所述NAND闪速存储器单元阵列包括相比于阵列的其它部分具有更高的数据保留(retention)的分区。

背景技术

有许多当今正使用的商业上成功的非易失性存储器产品，特别是以使用闪速EEPROM单元的阵列的小外形的卡的形式。图1中示出了闪速存储器系统的示例，其中存储器单元阵列1连同诸如列控制电路2、行控制电路3、数据输入/输出电路6等的各种外围电路一起被形成在存储器芯片12上。

一种流行的闪速EEPROM架构利用NAND阵列，其中大量串的存储器单元通过单独的位线和参考电位之间的一个或多个选择晶体管连接。这样的阵列的一部分在图2A的平面图中被示出。BL0-BL4表示与全局垂直金属位线(未示出)的扩散的(diffused)位线连接。尽管在每个串中示出了四个浮置栅极存储器单元，单独的串在一列中通常包括16、32或者更多存储器单元电荷存储元件、诸如浮置栅极。标记为WL0-WL3的控制栅极(字)线和串选择线DSL和SSL在浮置栅极的行之上延伸跨过多个串。控制栅极线和串选择线由多晶硅(多晶硅层2，或者“poly2，”在图2B中被标记为P2，所述图2B为沿图2A的线A–A的截面)形成。浮置栅极也由多晶硅(多晶硅层1，或者“poly1，”标记为P1)形成。控制栅极线通常在浮置栅极之上形成为自对齐堆叠，并且如图2B所示，通过中间的介电层19(也被称为“多晶硅间电介质”或者“IPD”)相互电容性地耦合。浮置栅极和控制栅极之间的该电容性的耦合允许通过增加耦合到浮置栅极的控制栅极上的电压而升高浮置栅极的电压。在一列中的单独的单元通过在编程期间使在串中的剩余单元的硬导通(hard turn on)而被读取和验证，通过在其各自的字线上置入相对较高的电压并且在一个选择的字线上置入相对较低的电压，使得流过每个串的电流主要地仅依赖于在选择的字线之下的编址的单元中存储的电荷的水平来进行该硬导通。通常并行地对大量串感测电流，从而沿浮置栅极的行并行地读取电荷水平状态。NAND存储器单元阵列架构及其操作的示例可以在美国专利No.5,570,315、5,774,397、6,046,935和7,951,669中找到。

非易失性存储器器件还从具有用于存储电荷的介电层的存储器单元中制造。代替之前描述的导电浮置栅极元件，使用了介电层。利用介电存储元件的这样的存储器器件已经由Eitan等人在IEEE电子器件报，第21卷、11号、2000年11月、pp.543-545的“NROM：ANovelLocalized Trapping,2-Bit Nonvolatile Momery Cell”中描述。ONO介电层延伸跨过源极和漏极扩散之间的沟道。用于一个数据位的电荷被局限在与漏极相邻的介电层中，并且用于其它数据位的电荷被局限在与源极相邻的介电层中。例如，美国专利No.5,768,192和6,011,725公开了具有夹在两个二氧化硅层之间的捕获电介质的非易失性存储器单元。通过分开读取在电介质中空间上分隔的电荷存储区域的二进制状态来实现多状态数据存储。

像所有的集成电路一样，存储器阵列倾向于从一代到下一代具有越来越小的尺寸。这导致了许多问题。在使用电荷存储元件的存储器单元中的一个问题是，较小的单元通常具有较短的数据保留时间。随着尺寸越来越小，所述问题通常变得越来越尖锐。因此，有对具有高数据保留和高存储器单元耐受力的NAND闪速存储器阵列的需求。

发明内容