[发明专利]层叠陶瓷电容器及层叠陶瓷电容器的制造方法有效
申请号: | 201380040324.1 | 申请日: | 2013-05-20 |
公开(公告)号: | CN104508771B | 公开(公告)日: | 2017-06-27 |
发明(设计)人: | 山口晋一;铃木祥一郎;土井章孝 | 申请(专利权)人: | 株式会社村田制作所 |
主分类号: | H01G4/232 | 分类号: | H01G4/232;H01G4/30 |
代理公司: | 中科专利商标代理有限责任公司11021 | 代理人: | 张玉玲 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 层叠 陶瓷 电容器 制造 方法 | ||
1.一种层叠陶瓷电容器,其特征在于,
所述层叠陶瓷电容器具备:陶瓷层叠体,其通过层叠多个陶瓷电介质层而成;多个内部电极,它们以隔着所述陶瓷电介质层而互相对置的方式配设于所述陶瓷层叠体的内部;及外部电极,其以与所述内部电极导通的方式配设于所述陶瓷层叠体的外表面,
所述内部电极含有Ni和Sn,并且,
所述内部电极的从与所述陶瓷电介质层对置的表面起深度为20nm的区域中,Sn相对于Sn和Ni的合计量之比Sn/(Ni+Sn)比以摩尔比计为0.001以上的区域的比例为75%以上,并且,
所述内部电极的厚度方向的中央区域中,Sn相对于Sn和Ni的合计量之比Sn/(Ni+Sn)比以摩尔比计为0.001以上的区域的比例小于40%。
2.一种层叠陶瓷电容器的制造方法,其特征在于,
其为用于制造如下层叠陶瓷电容器的方法,
所述层叠陶瓷电容器具备:陶瓷层叠体,其通过层叠多个陶瓷电介质层而成;多个内部电极,它们以隔着所述陶瓷电介质层而互相对置的方式配设于所述陶瓷层叠体的内部;及外部电极,其以与所述内部电极导通的方式配设于所述陶瓷层叠体的外表面,
所述内部电极含有Ni和Sn,并且,
所述内部电极的从与所述陶瓷电介质层对置的表面起深度为20nm的区域中,Sn相对于Sn和Ni的合计量之比Sn/(Ni+Sn)比以摩尔比计为0.001以上的区域的比例为75%以上,并且,
所述内部电极的厚度方向的中央区域中,Sn相对于Sn和Ni的合计量之比Sn/(Ni+Sn)比以摩尔比计为0.001以上的区域的比例小于40%,
所述层叠陶瓷电容器的制造方法具备如下工序:
形成未烧成陶瓷层叠体的工序,所述未烧成陶瓷层叠体具有被层叠且在烧成后成为所述陶瓷电介质层的多个未烧成陶瓷电介质层、及通过涂布导电性糊剂而形成且沿着所述未烧成陶瓷电介质层间的多个界面而配设的多个未烧成内部电极图案;以及
通过对所述未烧成陶瓷层叠体进行烧成而得到所述陶瓷层叠体的工序;并且,
作为所述导电性糊剂,使用在陶瓷材料粉末中配合有Sn成分的、含有Sn成分配合共材的导电性糊剂,所述陶瓷材料粉末具有与构成所述未烧成陶瓷电介质层的陶瓷材料粉末相同的组成、或以该陶瓷材料粉末为基准的组成。
3.一种层叠陶瓷电容器,其特征在于,
所述层叠陶瓷电容器具备:陶瓷层叠体,其为层叠多个陶瓷电介质层而成;多个内部电极,其等系以隔着所述陶瓷电介质层而互相对置的方式配设于所述陶瓷层叠体的内部;及外部电极,其为以与所述内部电极导通的方式配设于所述陶瓷层叠体的外表面,
所述内部电极含有Ni和Sn,并且Sn固溶于Ni,
所述内部电极的从与所述陶瓷电介质层的界面起深度为2nm的区域中,Sn相对于Sn和Ni的合计量的比例为2原子%以上,并且,
所述内部电极的从与所述陶瓷电介质层的界面起深度为2nm的区域中的、Sn相对于Sn和Ni的合计量的比例,比所述内部电极的从与所述陶瓷电介质层的界面起深度为20nm以上的区域中的Sn相对于Sn和Ni的合计量的比例大1.0原子%以上。
4.一种层叠陶瓷电容器的制造方法,其特征在于,
所述层叠陶瓷电容器包括:陶瓷层叠体,其通过层叠多个陶瓷电介质层而成;多个内部电极,它们以隔着所述陶瓷电介质层而互相对置的方式配设于所述陶瓷层叠体的内部;及外部电极,其以与所述内部电极导通的方式配设于所述陶瓷层叠体的外表面,
所述内部电极含有Ni和Sn,且Sn固溶于Ni,
所述层叠陶瓷电容器的制造方法具备如下工序:
形成未烧成陶瓷层叠体的工序,所述未烧成陶瓷层叠体具有被层叠且在烧成后成为所述陶瓷电介质层的多个未烧成陶瓷电介质层、及通过涂布导电性糊剂而形成且沿着所述未烧成陶瓷电介质层间的多个界面而配设的多个未烧成内部电极图案;以及
通过对所述未烧成陶瓷层叠体进行烧成而得到所述陶瓷层叠体的工序;并且,
作为所述导电性糊剂,使用在陶瓷材料粉末中配合有Sn成分的、含有Sn成分配合共材的导电性糊剂,所述陶瓷材料粉末具有含有构成下述陶瓷材料粉末的至少一部分的元素的组成,该陶瓷材料粉末构成所述未烧成陶瓷电介质层,并且,
通过对所述未烧成陶瓷层叠体进行烧成,得到以下的陶瓷层叠体,所述陶瓷层叠体中,构成所述陶瓷层叠体的所述内部电极的、从与所述陶瓷电介质层的界面起深度为2nm的区域中,Sn相对于Sn和Ni的合计量的比例为2原子%以上,并且,所述内部电极的从与所述陶瓷电介质层的界面起深度为2nm的区域中的、Sn相对于Sn和Ni的合计量的比例,比所述内部电极的从与所述陶瓷电介质层的界面起深度为20nm以上的区域中的Sn相对于Sn和Ni的合计量的比例大1.0原子%以上。
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