[发明专利]用于制造碳化硅半导体器件的方法和碳化硅半导体器件

说明书

技术领域

本发明涉及用于制造碳化硅半导体器件的方法和碳化硅半导体器件。

背景技术

日本专利特许公开No.2012-38770(专利文献1)公开了用于制造作为碳化硅半导体器件的沟槽型MOSFET(金属氧化物半导体场效应晶体管)的方法。根据这种制造方法的示例，首先，在衬底上形成将用作击穿电压保持层的外延层。然后，在外延层中执行离子注入，以在击穿电压保持层上形成p型主体层和n型源接触层。然后，通过热蚀刻形成凹槽(沟槽)。接下来，通过离子注入在沟槽底部形成电场缓和层。然后，执行活化退火(热处理)。随后，形成栅极绝缘膜和栅电极。

引用列表

专利文献

PTD 1：日本专利特许公开No.2012-38770

发明内容

技术问题

包括以上示例中的MOSFET的、目前能得到的具有沟槽型绝缘栅极的碳化硅半导体器件的沟道电阻比理论上预期的值高得多。因此，导通(ON)电阻不能够充分减小。

本发明致力于解决如上所述的问题，本发明的目的是提供具有低导通电阻的碳化硅半导体器件。

问题的解决方法

根据本发明的一种用于制造碳化硅半导体器件的方法包括以下步骤。形成由碳化硅制成的第一导电类型的第一层。形成位于第一层上的、不同于第一导电类型的第二导电类型的第二层，以及位于第二层上的第一导电类型的第三层。形成第二层和第三层的步骤包括执行杂质离子注入的步骤和执行用于活化通过杂质离子注入而注入的杂质的热处理的步骤。在执行热处理的步骤之后，形成具有穿透第三层和第二层的侧壁并且具有达到第一层的底部的沟槽。形成栅极绝缘膜，以覆盖沟槽的侧壁。在栅极绝缘膜上形成栅电极。

根据这种制造方法，在执行活化热处理之后，形成用于形成沟道表面的沟槽。因此，一旦形成，沟道表面就不受活化热处理的干扰。因此抑制沟道电阻，从而减小导通电阻。

优选地，执行杂质离子注入的步骤包括以下步骤。注入用于提供具有第二导电类型的第二层的杂质。注入用于提供具有第一导电类型的第三层的杂质。

因此，可以通过以上的活化热处理形成第二层和第三层。

优选地，形成沟槽的步骤包括以下步骤。在第三层上形成具有开口以部分暴露第三层的掩膜层。使用掩膜层执行具有物理作用的预备蚀刻。在执行预备蚀刻的步骤之后执行热蚀刻的步骤。

因此，进一步抑制沟道电阻，从而进一步减小导通电阻。

优选地，通过氧化沟槽的底部，形成牺牲氧化物膜，然后去除牺牲氧化物膜。

因此，可以进一步平滑沟槽底部的拐角部分。因此，可以抑制该拐角部分中的电场集中，以增大击穿电压。

优选地，在用于制造碳化硅半导体器件的方法中，在不进行向沟槽的底部中的杂质离子注入的情况下，形成栅极绝缘膜和栅电极。

因此，在不进行向沟道底部中的杂质注入的情况下，制造碳化硅半导体器件。因此，不意图在形成沟槽之后执行活化退火。因此，一旦形成在沟槽表面上，沟道表面就不受活化热处理的干扰。因此，抑制沟道电阻，从而减小导通电阻。

根据本发明的一种碳化硅半导体器件包括碳化硅衬底、栅极绝缘膜和栅电极。碳化硅衬底包括第一至第三层。第一层是第一导电类型。第二层在第一层上、是不同于第一导电类型的第二导电类型。第三层在第二层上、是第一导电类型。碳化硅衬底设置有沟槽。沟槽具有侧壁和底部。侧壁穿透第三层和第二层。底部达到第一层。第二层在沟槽的侧壁上具有以RMS(均方根)表示不大于2nm的表面粗糙度的表面。栅极绝缘膜覆盖沟槽的侧壁。栅电极在栅极绝缘膜上。

根据这个碳化硅半导体器件，沟槽的侧壁形成具有令人满意的平坦度的沟道表面。因此，抑制沟道电阻，从而减小导通电阻。

优选地，第二层由具有多型4H的六方晶体结构的碳化硅制成，第二层的表面包括具有{0-33-8}的面取向的第一面。

因此，沟道表面包括具有{0-33-8}的面取向的第一面。因此，抑制沟道电阻，从而减小导通电阻。

优选地，该表面微观地包括第一面，并且还微观地包括具有{0-11-1}的面取向的第二面。

因此，可以进一步抑制沟道电阻，从而进一步减小导通电阻。

优选地，第一面和第二面形成具有{0-11-2}的面取向的组合面。

因此，可以进一步抑制沟道电阻，从而进一步减小导通电阻。

优选地，该表面宏观地相对于{000-1}面具有62°±10°的偏离角。

因此，可以进一步抑制沟道电阻，从而进一步减小导通电阻。