[发明专利]用于组合错误译码与调制方案的设备及方法

说明书

本文中描述用于组合错误译码与调制方案的方法及设备。一或多种方法包含：使用线性错误校正码来编码数据；调制所述经编码数据；将所述经调制数据写入到存储器；以及使用维特比算法及线性错误校正码解码器来解码所述经写入数据。

技术领域

本发明一般来说涉及半导体存储器设备及方法，且更明确地说，涉及用于组合错误译码与调制方案的设备及方法。

背景技术

通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式存储器(例如，RRAM)及快闪存储器，以及其它存储器。

存储器装置针对宽范围的电子应用用作易失性及非易失性数据存储装置。快闪存储器(其仅是一种类型的存储器)通常包括允许高存储器密度、高可靠性及低功率消耗的若干个存储器单元阵列。非易失性存储器可用于(举例来说)个人计算机、便携式存储器棒、固态驱动器(SSD)、数码相机、蜂窝式电话、例如MP3播放器的便携式音乐播放器、电影播放器及其它电子装置中。

发明内容

本申请的一个实施例提供了一种用于操作存储器(110-1、...、110-N、210、310)的方法，所述方法包括：使用线性错误校正码来编码数据(212-1)；调制经编码数据(216-1)，其包括：使用(1/(1 xor D))预译码器操作来对所述经编码数据(216-1)进行预译码；以及对经预译码数据(222)执行(1+D)运算，其中D对应于一个单位的延迟；将经调制数据(226)写入到存储器(110-1、...、110-N、210、310)，其中所述经调制数据(226)是多级数据；以及使用维特比算法及线性错误校正码解码器(236)来解码经写入数据。

本申请的另一实施例提供了一种用于操作存储器(110-1、...、110-N、210、310)的方法，所述方法包括：从存储器(110-1、...、110-N、210、310)读取数据；以及使用维特比算法及线性错误校正码解码器(236)来解码所述所读取数据(232)，其中所读取数据(232)是通过使用(1/(1 xor D))预译码器操作对所读取数据进行预译码，以及对经预译码的数据执行(1+D)运算的调制数据(226)，其中D对应于一个单位的延迟，其中所读取数据包含使用线性错误校正码编码的数据，且其中经调制数据(226)是多级数据。

本申请的又一实施例提供了一种半导体存储器设备，其包括：存储器(110-1、...、110-N、210、310)；控制器(108)，其耦合到所述存储器(110-1、...、110-N、210、310)；错误校正码编码器(107)，其耦合到所述控制器(108)且经配置以编码二进制数据(212-1)；以及调制组件(109)，其耦合到所述控制器(108)且经配置以通过(1/(1 xor D))预译码器操作，对经预译码的数据执行(1+D)运算，其中D对应于一个单位的延迟，以及通过扩展经编码二进制数据(216-1)的信号集而调制所述经编码二进制数据(216-1)；其中所述控制器(108)经配置以控制：将所述经调制数据(226)写入到所述存储器(110-1、...、110-N、210、310)；从所述存储器(110-1、...、110-N、210、310)读取所述经调制数据(226)，其中所述经调制数据(226)是多级数据；以及使用维特比算法来解码所述所读取的经调制数据(226)。

附图说明

图1是根据本发明的若干个实施例的呈包含至少一个存储器系统的计算系统的形式的设备的框图。

图2是根据本发明的若干个实施例的图解说明组合信号集扩展与低密度奇偶校验(LDPC)码的功能框图。

图3图解说明根据本发明的若干个实施例产生的网格。

具体实施方式