[实用新型]存储器接口装置以及集成电路装置

说明书

技术领域

本实用新型涉及存储器接口装置以及集成电路装置。

背景技术

在存储系统中，存在两大类存储器。这些类中包括低延迟存储器。低延迟存储器具有有效的无限耐久性或使用周期，不会由于时间或重复的存取而退化。此外，这些类中还包括相对较长延迟的存储器，其不具备无限的耐久性或使用周期，并且会随着时间或重复的存取而退化。存储单元的开发趋势在于，由于处理技术的提高以及对更大存储容量的需求，单元已经被不断的缩小。这必然导致存取晶体管和存储电容器的尺寸缩小，从而会引发若干局限性。例如，每个存取晶体管表现出漏电，这产生将存储电容器的存储电荷缓慢地流失掉。这种漏电特性—以及由此的每个单元的数据保持时间—在不同的晶体管之间会有差别；然而，这种差别会随着存取晶体管尺寸的缩小而增加。另一个问题是，缩小的存储单元会导致更小的存储电容器，因此会减小存储的容量。这又会不利地影响到单元的数据保持时间特性。

实用新型内容

根据本实用新型的实施方式，提供一种存储器接口装置，所述存储器接口装置包括：地址输入端，从主机控制器的地址流中接收地址信息；地址输出端，耦接至多个存储器装置和多路复用器；地址匹配表，包括与备用存储器位置相对应的至少一个修正地址；控制模块，耦接至所述地址匹 配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。

其中，所述存储器接口装置从寄存器装置、缓存器装置、高级存储缓存器或板载缓存器中选择。

其中，所述多个存储器装置包括多个DRAM装置或多个闪存装置。

其中，所述地址匹配表包括多个不良地址信息以及多个备用存储器位置，所述多个不良地址信息中的每个与所述多个备用存储器位置中的一个相关联。

其中，所述多个不良地址信息中的每个包括：序列ID、块ID、芯片ID、行地址以及列地址。

其中，所述多个备用存储器位置中的每个包括第1列、第2列以及第n列。

其中，所述地址匹配表包括SRAM单元阵列。

其中，所述地址匹配表接收不良地址信息，并且移动所述备用存储器位置以替换与所述不良地址信息相关联的不良地址。

其中，所述控制模块是命令和地址控制模块；以及其中所述控制模块与所述地址匹配表集成在一起。

其中，所述控制模块进一步包括输入接收器模块或控制和状态寄存器模块。

其中，所述控制模块进一步包括输入命令、输入地址以及输入芯片-选择解码器模块。

该存储器接口装置进一步包括奇偶校验模块、信号反转模块、信号延迟模块、PLL、命令和地址控制模块、输入缓存终止模块、时钟停止休眠模块以及重置模块。

其中，所述存储器接口装置耦接至多个DRAM装置，所述多个DRAM装置中的每个包括：多个地址输入端；多个控制输入端；多个数据输入/输出端；多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，所述多个存储单元中的每个耦接至数据输入/输出端；以及备用组，包括多个备用存储单元，使用所述地址匹配表能够从外部对所述多个备用存储单元中的每个进行寻址。

其中，所述备用组包括备用行、备用列以及备用块。

根据本实用新型的另一实施方式，提供一种集成电路装置，所述集成电路装置包括：地址输入端，为从地址流接收地址信息；地址输出端，耦接至多个存储器设备和多路复用器；地址匹配表，包括与备用存储器位置对应的至少一个修正地址；以及控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。

根据本实用新型的另一实施方式，提供一种DRAM集成电路装置，所述DRAM集成电路装置包括：多个常规地址输入端；至少一个备用地址，具有“已选”模式或“未选”模式；多个控制输入端；多个数据输入端；多个数据输出端；多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，每个存储单元包括与存取晶体管耦接的存储电容器，所述多个存储单元中的每个被耦接至数据输入端/输出端；以及

存储单元备用列，包括多个备用存储单元，多个存储单元备用列中的每个使用所述地址匹配表是能够被从外部寻址的并且具有备用地址输入端，由此所述备用地址输入端被耦接至所述地址匹配表以存取所述存储单元备用列。