[实用新型]半导体器件及包括该半导体器件的集成装置

说明书

技术领域

本实用新型涉及半导体器件及包括该半导体器件的集成装置，尤其涉及一种具有逻辑电平阈值电压的超结器件及包括该超结器件的集成装置。 

背景技术

超结器件采用的想法是通过在通态电流路径的区域附近添加相反极性的电荷来补偿剩余电荷以实现非常地的特定R_DSon值。一般用于垂直器件的结构采用垂直的n掺杂柱和p掺杂柱，通过沟槽刻蚀和再填充来形成所述n掺杂柱和p掺杂柱，或者通过多次外延布置来形成所述n掺杂柱和p掺杂柱。 

这种非常低的特定R_DSon值使得能够实现非常小的器件面积（标准MOSFET的w/r），形成非常快速的开关器件（低电容C_GD, C_GS, C_DS）。快速开关是例如开关模式电源中的非常低的开关损耗的基础，近年来开关模式电源已经明显提高了效率。 

为了具有充足的抗噪性，现有的超结器件的栅极阈值电压在3.5V到5V的范围内，达到完全导通时栅极电压为大约10V到12V。 

这阻碍了进一步的效率改善，因为开关速度和由此的开关损耗与完全导通所需的电压摆幅密切相关。 

现有解决方案采用Vth > 3.5V，其缺点是： 

- 比较低栅极阈值电压的开关损耗高；

- 较高的驱动损耗；具有较低栅极阈值电压的器件可以被相同的驱动电流驱动得更快得多或者在较小的驱动功率下以相同的速度被驱动；

- 现有的功率器件不能直接利用TTL或CMOS级驱动；它们需要升压器/电平移动器级。

图2a示出了现有的PFC（Power Factor Correction，功率因子校正）级20，其使用具有正常电平阈值电压（例如Vth=3V-5V）的功率MOSFET 22。该解决方案需要在控制器24之后产生PWM用于电压/电流控制另一升压器级26，该升压器级26在适当的电流电平下产生在10V-15V的范围内的栅极电压用于功率MOSFET 22。尽管使用了该另一升压器级26，该解决方案通常需要另一电压域（例如20V-30V）来供给升压器26并且支持驱动功率MOSFET 22。然而，这意味着在附加的器件成本、面积和较高损耗方面要付出更多。 

类似的例子在图3a中示出。图3a示出了反激拓扑结构（Flyback topology）30，其使用具有正常电平阈值电压（例如，Vth=3-5V）的现有功率MOSFET 32。该解决方案需要在控制器34之后产生PWM用于电压/电流控制另一升压器级36，该升压器级36在适当的电流电平下产生在10V-15V的范围内的栅极电压用于功率MOSFET 32。尽管使用了该另一升压器级36，该解决方案通常需要另一电压域（例如20V-30V）来供给升压器36并且支持驱动功率MOSFET 32。然而，这意味着在附加的器件成本、面积和较高损耗方面要付出更多。 

因此，需要一种具有较低逻辑电平阈值电压同时还具有充足的抗噪性的结构。 

发明内容

本实用新型提出了实施1.2V-2V的逻辑电平Vth（优选为1.6V）用于超结MOSFET。这里，Vth是超结MOSFET的栅极阈值电压。对于这些器件，然后在V_GS=4.5V下评定R_DSon。然而，这些器件还应该能够承受得住大约10V的V_GS电压以处理电压尖刺而不会产生栅极氧化物退化。该实施方式可以通过使用在12 nm到50 nm的范围内的适当厚度的栅极氧化物和经调整的沟道区掺杂水平来完成。 

为了改善可能得到的低抗噪性，还提出了将栅极驱动器和/或控制器级与功率MOSFET非常近地集成以最小化栅极环路。该集成可以单片地、逐个芯片地（chip-by-chip）或者以芯片上芯片(chip-on-chip)的形式来实现。 

这些措施通过降低开关损耗以及驱动损耗将会带来明显的效率改善。该方法还提供了设计优势，因为设计工程师不必要关心信号完整性并且通过更加集成化的方案获得了板上空间。 

因此，根据本实用新型的一个方面，提供一种半导体器件，其包括： 

衬底；

在所述衬底上的缓冲层；

补偿区，所述补偿区包括位于所述缓冲层上的p区和n区；以及

位于所述补偿区上的晶体管单元，所述晶体管单元包括源区、体区、栅电极、以及至少在栅电极和体区之间形成的栅极电介质，

其特征在于，所述栅极电介质具有在12 nm到50 nm的范围内的厚度。