[发明专利]一种薄膜晶体管及其制备方法和应用

说明书

技术领域

本发明涉及半导体技术领域，具体涉及一种薄膜晶体管及其制备方法以及在显示设备中的应用。

背景技术

薄膜晶体管（英文全称Thin Film Transistor，简称TFT）在显示技术领域有着广泛的应用，现有技术中底栅型薄膜晶体管，如图1所示，包括依次堆叠设置的栅极层1、第一绝缘层2、半导体层3、第二绝缘层4，以及分别通过设置在层间绝缘层4中的通孔与所述半导层3两侧的源区和漏区接触连接的源极51和漏极52。

低温多晶硅（英文全称为：Low Temperature Poly-Silicon，简称LTPS）的电子迁移率高，用作半导体层3的材料，不但可以提高显示器件的响应速度，还可以使薄膜电路做得更小更薄，功耗更低，提高显示器件的开口率，在现有的显示器件中得到了广泛使用。但是，由于LTPS的退火工艺成本很高，无论是生产过程、生产线的维修维护，还是生产线的升级换代，都不能轻易实现；而且，随着人们对大尺寸显示器件需要的增加，大尺寸的LTPS的均一性和稳定性也受到了考验，因此，现有技术中的LTPS仍局限于在小尺寸显示器件中的应用。

为了解决LTPS制作成本高、无法大尺寸化的问题，研发人员找到一类新的半导体材料——金属氧化物半导体，如IGZO（英文全称为Indium Gallium Zinc Oxide，译为铟镓锌氧化物）、IZO（英文全称为Indium Zinc Oxide，译为氧化铟锌）等，其载流子迁移率是非晶硅的20～30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率。更重要的是金属氧化物半导体TFT可以利用现有的非晶硅生产线生产，在成本方面比LTPS更有竞争力。

如图1所示，在底栅型金属氧化物薄膜晶体管中，由于源极51和漏极52与半导体层3的接触区域在半导体层的上表面，而导电沟道在半导体层的下表面；薄膜晶体管工作时，由于金属氧化物半导体材料的载流子迁移率高，易造成处于半导体层上表面的背沟道区域提前开启，产生上通道电流31，从而造成漏电流的产生。工作时，同时产生上通道电流31和下通道电流32，影响薄膜晶体管的性能（如图2所示）。另外，金属氧化物半导体层的寄生电阻较大，源/漏电极层与半导体层3之间为肖特基接触，接触电阻较大，工作时接触面会产生严重的电流拥挤效应，严重影响薄膜晶体管的电学性能，现有技术常采用增大源区和漏区面积的方法减小源/漏电极层与半导体层的接触电阻，然而该方法会增大薄膜晶体管的面积，在显示装置中使用直接导致开口率的下降。

发明内容

为此，本发明所要解决的是现有底栅型金属氧化物薄膜晶体管漏电流大以及半导体层与源/漏电极层接触电阻大的问题，提供一种能有效降低薄膜晶体管中漏电流以及半导体层与源/漏电极层接触电阻的薄膜晶体管及其制备方法，以及在显示装置中的应用。

为解决上述技术问题，本发明采用的技术方案如下：

本发明所述的一种薄膜晶体管，包括：依次堆叠设置的栅极层、第一绝缘层、半导体层以及源/漏电极层；

所述半导体层包括金属氧化物半导体层以及形成在所述半导体层远离所述栅极绝缘层的表面上的硅层，所述半导体层两端的源区和漏区对应的所述硅层掺杂有杂质离子，所述杂质离子与所述金属氧化物半导体均为N型或均为P型；所述源/漏电极层中的源极和漏极分别通过设置在所述第二绝缘层中的通孔与所述硅层两端的掺杂区域接触连接。

所述半导体层上还设置有第二绝缘层，所述源/漏电极层中的源极和漏极分别通过设置在所述第二绝缘层中的通孔与所述硅层两端的掺杂区域接触连接。

所述硅层为非晶硅层。

所述硅层的厚度为10nm～50nm。

所述杂质离子的掺杂浓度为10¹⁴～10¹⁶粒子/平方厘米（atoms/cm²）。

所述杂质离子为N离子、P离子、As离子、B离子、Ge离子、In离子中一种或多种的组合。

所述金属氧化物半导体包括IGZO、IZO、ZTO、Al-IZO、N-IZO中的一种。

本发明所述的薄膜晶体管的制备方法，包括如下步骤：

S1、在衬底上依次形成栅极层、第一绝缘层和金属氧化物半导体层；

S2、在金属氧化物半导体层上直接形成硅层；

S3、在硅层上直接形成第二绝缘层，并图案化，在第二绝缘层正对金属氧化物半导体层两端的源区和漏区形成两个通孔，以暴露硅层的源区和漏区；