[发明专利]栅介质的电学性能的测试方法

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种栅介质的电学性能的测试方法。

背景技术

集成电路技术以令人难以置信的速度发展着，其规律基本符合众所周知的摩尔定律，即集成电路上可容纳晶体管数目每十八个月就会增加一倍，金属氧化物半导体场效应晶体管（MOSFET）的特征尺寸也一直遵循着规律不断地缩小。然而，MOS管栅介质厚度越来越小，已接近其极限。二氧化硅的栅介质在10纳米厚度以下时（硅材料的加工极限一般认为是10纳米线宽），将出现隧道电流增大，针孔缺陷和性能可靠性变差等问题。为了解决这些问题，一些集成电路研究之中机构已经开始探索，采用高介电常数栅介质材料代替SiO₂表现出了很好的效果，Intel公司的45纳米高介电常数制程技术就是很好的例子，已经引领了人们对高介电常数栅介质材料进行了广泛的研究。

所谓SOI（绝缘体上硅，silicon-on-Insulator），即利用绝缘层将顶部制造器件的硅膜和硅衬底隔离。由于SOI晶圆上制作的MOS器件实现了全介质隔离，可免受来自衬底和相邻器件的干扰，避免了许多寄生效应。因此，SOI CMOS电路与传统硅CMOS电路相比具有众多优势，被誉为“21世纪的硅集成电路技术”。SOI技术是在顶层硅和背衬底之间引入一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小鸡特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。

通常研究栅介质的电学性能常用的方法是制作一个MOS电容器，但是由于SOI材料中存在埋氧层，如果直接在材料两边长电极则会引入至少三个附加的界面层，其中包含两个埋氧层界面，这样界面层存储电荷。在CV测试时是多个电容串联，测量值很小，无法提取出栅介质的电容，在IV测试时无法提取出栅介质本身的漏电流，使得栅介质材料的电学性能的测试难度加大。

发明内容

本发明所要解决的技术问题是，提供一种栅介质的电学性能的测试方法，其能够简单方便准确的测量栅介质材料的电容及漏电流。

为了解决上述问题，本发明提供了一种栅介质的电学性能的测试方法，包括如下步骤：

提供一衬底，所述衬底包括一绝缘埋层以及位于所述绝缘埋层表面的一用于制造器件的顶层半导体层；在所述顶层半导体层表面制作一第一金属电极及生长一栅介质薄膜；

在所述栅介质薄膜表面制作一第二金属电极及第三金属电极，所述第一金属电极的面积及第二金属电极的面积大于所述第三金属电极的面积；

在所述第一金属电极与所述第三金属电极上施加电压，进行电流-电压测试，以得到所述栅介质的漏电流；

在第二金属电极与第三金属电极上施加电压，进行电容-电压测试，以得到所述栅介质的电容。

所述制作第一金属电极的步骤包括：

对衬底的顶层半导体层进行光刻处理，确定第一金属电极的位置及形状；

沉积金属薄膜；

采用剥离工艺，去除光刻胶及多余金属薄膜，在顶层半导体层上形成一第一金属电极。

所述生长栅介质薄膜的步骤包括：

将带有第一金属电极的衬底进行清洗；

将清洗后的带有第一金属电极的衬底置于原子层沉积反应腔中，利用原子层沉积的方式生长栅介质薄膜；

原位对生长的栅介质薄膜进行氧等离子体处理。

所述制作第二金属电极及第三金属电极的步骤包括：

对衬底的具有第一金属电极及栅介质薄膜的表面进行掩膜处理，确定第二金属电极及第三金属电极的位置及形状；

沉积金属薄膜；

采用剥离工艺，去除掩膜，在栅介质薄膜上形成一第二金属电极及第三金属电极。

在所述栅介质薄膜上制作第二金属电极及第三金属电极后，进一步包括一退火步骤，以形成欧姆接触。

所述衬底经过一清洗干燥步骤。

在衬底上制作第一金属电极后进一步包括一采用标准的RCA清洗工艺对衬底进行清洗的步骤。

所述栅介质薄膜为高介电常数介质薄膜。

所述第一金属电极的面积及第二金属电极的面积大于100倍的第三金属电极的面积。