[发明专利]三维多层阻变存储器

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种三维多层阻变存储器。

背景技术

随着存储器市场逐渐受消费电子驱动，对高密度低成本的存储需求不断增加。目前，闪存（flash）是最流行的高密度存储器，但是可以预见随着特征尺寸的缩小，闪存会遇到发展瓶颈，阻变存储器（resistive switch memory）作为一种闪存的潜在替代者正被广泛关注，其尺寸不仅能够随特征尺寸的缩小而缩小，而且易于制造。目前，阻变存储器通常采用1T1R（one transistor one resistor）结构，如图1配合图2所示，这种结构具有抗干扰能力强的优点，但是它是单层结构，不利于高密度的应用。

发明内容

本发明要解决的技术问题是提供一种与现有阻变存储器相比较具有高密度存储能力的三维多层阻变存储器。

为解决上述技术问题本发明的三维多层阻变存储器，包括：1个制作在硅片上的选通管和至少2个堆叠在2层金属层之间的存储电阻；每个存储电阻一端通过所述2层金属层中的底金属层连接所述选通管漏端，另一端连接所述2层金属层中的顶金属层分别作为该阻变存储器的位线；所述选通管其栅端作为该阻变存储器的字线，其源端作为该阻变存储器的源线。

所述选通管采用通过栅极控制开关的MOS管，可以是NMOS也可以是PMOS。

其中，所述存储电阻个数为2～100个。

其中，所述金属层的层数为2～10层。

其中，所述被堆叠在不同金属层的存储电阻在竖直方向上位置完全重合。

其中，所述金属层是铝Al、铝铜Alcu或铜Cu，所述存储电阻的阻变存储介质是钨氧化物WOx或二氧化铪HfO2。

本发明的三维多层阻变存储器1TxR（其中x代表存储电阻的个数取值范围是2～100的整数）在提高阻变存储器存储密度的同时相对传统1T1R阻变存储器在面积上具有较大优势。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是现有1T1R阻变存储器的结构示意图一。

图2是现有1T1R阻变存储器的结构示意图二。

图3是本发明一实施例的结构示意图一。

图4是本发明一实施例的结构示意图二。

附图标记说明

WL是字线

SL是源线

BL是位线

M1～M4是第一～第四金属层

R1～R4是第一～第四存储电阻

具体实施方式

如图3配合图4所示，以一个1T4R存储单元在0.13um工艺下为例，字线WL由选通管的多晶硅栅极形成，位线BL由第二金属层M2和第四金属层M4形成，源线SL由选通管的有源区形成，

选通管制作在硅片上，第一存储电阻R1和第二存储电阻R2位于第三金属层M3和第四金属层M4之间（在M3和M4之间M3是顶金属层，M4是底金属层）；第三存储电阻R3和第四存储电阻R4位于第一金属层M1和第二金属层M2之间（在M1和M2之间M2是顶金属层，M3是底金属层）；

第一存储电阻R1和第二存储电阻R2一端连接第三金属层M3，另一端连接第四金属层M4；第三存储电阻R3和第四存储电阻R4一端连接第二金属层M3，另一端连接第一金属层M1；第三金属层M3和第一金属层M1相连后连接选通管的漏端；第一存储电阻R1和第二存储电阻R2连接第四金属层M4的一端分别作为位线BL1和BL2，第三存储电阻R3和第四存储电阻R4连接第二金属层M2的一端分别作为位线BL3和BL4；所述选通管其栅端作为该阻变存储器的字线，其源端作为该阻变存储器的源线。这样得到一个1T4R阻变存储器，4个存储电阻共享1个选通管；

基于上述结构，本发明的存储电阻个数可为2～100，金属层的层数可为2～10层。

一个1T4R阻变存储器可以存4位数据，1T1R以M1为BL参考图1、图2所示。虽然其一个单元结构面积比1T4R小，但由于一个阻变存储器只能存1位数据。本发明的阻变存储器与传统1T1R结构相比，1T4R存储密度可以提高30%。在单元结构Y方向上的尺寸，1T1R和1TXR相同，在单元结构X方向上的尺寸，尺寸最小可以不超过1T1R的2倍，以1T4R为例，一个单元的存储密度为1T1R的4倍，但最小面积不到1T1R的2倍，所以可以提高存储密度1倍以上，详细数据如表1所示：

表1

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。