[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。

背景技术

随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS器件中的电子，PMOS器件中的空穴）迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。

目前，采用嵌入式锗硅（Embedded SiGe）技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅（SiGe）之间晶格失配形成的压应力（Compressive Stress），以提高PMOS器件的性能；采用嵌入式碳硅（Embedded SiC）技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区，形成所述碳硅材料是为了引入硅和碳硅（SiC）之间晶格失配形成的拉应力（Tensile Stress），以提高NMOS器件的性能。

但是在实际应用中发现，现有技术形成的半导体器件的载流子迁移率提高的程度有限，不足以满足提高半导体器件的运行速度的需求，且存在漏极感应势垒降低和漏电流等问题。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，提高半导体器件沟道区载流子迁移率，提高半导体器件的运行速度，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有伪栅极结构；刻蚀所述伪栅极结构两侧的半导体衬底，形成第一凹槽；形成填充满所述第一凹槽的第一应力层；刻蚀去除所述伪栅极结构、以及位于伪栅极结构底部的部分厚度的半导体衬底，在所述半导体衬底内形成第二凹槽；形成填充所述第二凹槽的第二应力层，所述第二应力层与第一应力层的应力类型相反，所述第二应力层顶部低于半导体衬底表面；形成填充满所述第二凹槽的本征材料层，所述本征材料层位于第二应力层表面；在所述本征材料层表面形成栅极结构，所述栅极结构包括位于所述本征材料层表面的栅介质层、以及位于栅介质层表面的栅导电层。

可选的，所述第一凹槽的形状为U形或方形，所述第二凹槽的形状为sigma形。

可选的，所述第二凹槽的形成步骤包括:在所述伪栅极结构两侧的半导体衬底表面形成掩膜层；以所述掩膜层为掩膜，采用干法刻蚀工艺刻蚀去除所述伪栅极结构、以及位于伪栅极结构底部的部分厚度的半导体衬底，在所述半导体衬底内形成预凹槽；采用湿法刻蚀工艺沿所述预凹槽继续刻蚀半导体衬底，在半导体衬底内形成第二凹槽。

可选的，所述第一应力层的材料为SiC或SiCP，所述第二应力层的材料为SiGe。

可选的，所述第二应力层的形成步骤包括：采用选择性外延工艺形成硅层；对所述硅层进行锗掺杂，形成第二应力层。

可选的，第一凹槽的形状为sigma形，第二凹槽的形状为U形或方形。

可选的，所述第一应力层的材料为SiGe或SiGeB，所述第二应力层的材料为SiC。

可选的，所述第二应力层的形成步骤包括：采用选择性外延工艺形成硅层；对所述硅层进行碳掺杂，形成第二应力层。

可选的，采用选择性外延工艺形成所述第一应力层和第二应力层。

可选的，所述第一应力层或第二应力层的材料为SiGe时，选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、HCl和H₂，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H₂流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。