[发明专利]一种高隔离性的n型LDMOS器件及其制造方法

说明书

技术领域

本申请涉及一种半导体器件，特别是涉及一种LDMOS（横向扩散MOS晶体管）器件。

背景技术

请参阅图1，这是一种现有的n型LDMOS器件的剖面结构示意图。在p型硅衬底（或外延层）100中具有n型轻掺杂的漂移区101和重掺杂p阱二192，后者作为体区。在硅衬底100中还有环形的轻掺杂p阱一131包围在漂移区101和体区192外侧。在轻掺杂p阱一131中还具有环形的重掺杂p阱一191。在重掺杂p阱一191中具有环形的p型重掺杂的衬底引出区221。在体区192中具有p型重掺杂的体区引出区225和n型重掺杂的源极223。在漂移区101中具有n型重掺杂的漏极224。在硅衬底100的表面具有多个介质材料的隔离结构。其中，环形的隔离结构一171包围在衬底引出区221的外侧。环形的隔离结构170在衬底引出区221的内侧，且在漏极224和体区引出区225的外侧。隔离结构四174在栅极210和漏极224之间。在部分体区192、部分漂移区101之上具有栅氧化层200。在栅氧化层200和部分隔离结构四174之上具有多晶硅栅极210。

上述n型LDMOS器件具有如下缺点：

其一，由于p型体区192位于p型硅衬底100中，因而不能实现体区与衬底的电学隔离。

其二，不能应用于高端电路。请参阅图2，这是n型MOS晶体管的高端（high side）电路示意图，其漏极连接电源，源极和体区引出区连接负载然后接地。如果上述n型LDMOS器件应用于高端电路，则由于体区与衬底不能隔离，而导致源极和体区引出区和衬底三者连接负载然后接地。当上述n型LDMOS器件导通时，负载电位抬高，同时使源极和体区引出区和衬底三者电位也抬高，影响了器件和衬底之间正常的电学隔离。

其三，不能应用于漏极加负压、衬底接地的情况。如果硅衬底100接地，同时漏极224加负电压，那么p型硅衬底100与n型漂移区101之间所形成的PN结就会正向偏置而导通，不能实现n型漂移区101中的n型漏极224与衬底的电学隔离。

请参阅图3，这是另一种现有的n型LDMOS器件的剖面结构示意图。与图1相比，其用轻掺杂的深n阱120取代了漂移区101。在图1中，漂移区101与体区192大致具有相同结深，且互不包括，两者或者不接触，或者仅侧面接触。在图3中，深n阱120包围住了体区192。由于深n阱120的存在，实现了体区192与硅衬底100之间的电学隔离，因而可以应用于高端电路。但是图3所示器件仍然不能应用于漏极加负压、衬底接地的情况。

请参阅图4，这是又一种现有的n型LDMOS器件的剖面结构示意图。在p型轻掺杂的硅衬底（或外延层）100中具有轻掺杂的深n阱120和轻掺杂p阱一131。环形的轻掺杂p阱一131包围在深n阱120的外侧。在深n阱120中具有轻掺杂p阱二132和重掺杂n阱二180，环形的重掺杂n阱二180包围在轻掺杂p阱二132的外侧。在轻掺杂p阱二132中具有重掺杂p阱二192和重掺杂n阱一150，环形的重掺杂p阱二192包围在重掺杂n阱一150的外侧。在部分的重掺杂p阱二192和部分的重掺杂n阱一150之上具有栅氧化层200。在栅氧化层200和紧邻的部分隔离结构四174之上具有多晶硅栅极210。在轻掺杂p阱一131中具有环形的重掺杂p阱一191。在重掺杂p阱一191中具有环形的p型重掺杂衬底引出区221。在重掺杂n阱二180中具有环形的n型重掺杂的保护环引出区222。在重掺杂p阱二192中具有n型重掺杂的源极223和环形的p型重掺杂的体区引出区225。在重掺杂n阱一150中具有n型重掺杂的漏极224。在硅材料的表面具有多个隔离结构171～175。环形的隔离结构一171包围在衬底引出区221的外侧。环形的隔离结构二172位于衬底引出区221和保护环引出区222之间。环形的隔离结构173位于保护环引出区222和体区引出区225之间。隔离结构四174位于重掺杂n阱一150中，且位于多晶硅栅极210和漏极224之间。隔离结构五175位于漏极224和体区引出区225之间。

与图3相比，图4新增了保护环引出区222，并由深n阱120兼做保护环。由于在深n阱120中又新增了轻掺杂p阱二132，因而可以应用于漏极加负压、衬底接地的情况。但是如果衬底引出区221和保护环引出区222之间呈现反向偏置，则由于深n阱120的结深很大，难以完全耗尽，因而耐压受到限制。

发明内容

本申请所要解决的技术问题是提供一种具有高隔离性的n型LDMOS器件，其高隔离性体现在：