[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、多孔低k介电层和BD层；对BD层的表面实施氧等离子体处理，以阻止在BD层上沉积TEOS层时BD层的表面吸附TEOS的气态成分形成气泡缺陷；在BD层上沉积TEOS层，并在TEOS层上沉积形成硬掩膜层，其中，BD层、TEOS层和硬掩膜层构成硬掩膜叠层结构；在多孔低k介电层中形成用于填充铜金属互连层的铜金属互连沟槽和通孔；在铜金属互连沟槽和通孔中填充铜金属互连层。根据本发明，在多孔低k介电层上形成用于蚀刻多孔低k介电层以在其中形成用于填充铜金属互连层的铜金属互连沟槽和通孔的硬掩膜叠层结构时，可以避免在硬掩膜叠层结构中形成气泡缺陷。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种蚀刻多孔低k介电层之前避免在多孔低k介电层上形成的硬掩膜叠层结构中出现气泡缺陷的方法。

背景技术

在半导体器件的后段制程（BEOL）中，通常采用双大马士革工艺形成半导体器件中的铜金属互连层。

为了提高双大马士革工艺的实施精度，在形成用于填充铜金属互连层的铜金属互连结构之前，需要在多孔低k介电层上形成硬掩膜叠层结构。现有的硬掩膜叠层结构如图1A所示，在形成有前端器件的半导体衬底100上形成有自下而上层叠的蚀刻停止层101、多孔低k介电层102和硬掩膜叠层结构，所述硬掩膜叠层结构由自下而上层叠的缓冲层103和硬掩膜层104构成，其中，缓冲层103由自下而上层叠的Black Diamond（具有低介电常数的碳化硅，简称BD）层103a和TEOS（正硅酸乙酯）层103b构成，在后续研磨填充的铜互连金属时可以避免机械应力对多孔低k介电层102的多孔化结构造成损伤硬，掩膜层104由自下而上层叠的金属硬掩膜层104a和氧化物硬掩膜层104b构成，这种双层硬掩膜层的结构能够保证双重图形化或者多重图形化的工艺精度。

所述硬掩膜叠层结构是通过沉积工艺形成的，在多孔低k介电层102上沉积BD层103a之后，沉积TEOS层103b。由于BD层103a的表面会吸附TEOS的气态成分，因此，在TEOS层103b的沉积终止之后，在TEOS层103b和BD层103a之间的界面处形成气泡缺陷。在蚀刻多孔低k介电层102以在其中形成用于填充铜金属互连层的铜金属互连结构之后，存在气泡缺陷的位置容易受到后续实施的湿法清洗的腐蚀液的侵蚀，进而影响后续铜金属互连层的填充。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、多孔低k介电层和BD层；对所述BD层的表面实施氧等离子体处理，以阻止在所述BD层上沉积TEOS层时所述BD层的表面吸附所述TEOS的气态成分形成气泡缺陷；在所述BD层上沉积所述TEOS层，并在所述TEOS层上沉积形成硬掩膜层，其中，所述BD层、所述TEOS层和所述硬掩膜层构成硬掩膜叠层结构。

进一步，所述氧等离子体处理的工艺参数为：O₂的流量500-2000sccm，He的流量100-5000sccm，压力0.1-10.0Torr，功率100-3000W。

进一步，所述硬掩膜层由自下而上层叠的金属硬掩膜层和氧化物硬掩膜层构成。

进一步，所述金属硬掩膜层的构成材料为TiN、BN、AlN或者其组合。

进一步，所述氧化物硬掩膜层的构成材料包括SiO₂或SiON，且相对于所述金属硬掩膜层的构成材料具有较好的蚀刻选择比。

进一步，形成所述硬掩膜层之后，还包括下述步骤：在所述多孔低k介电层中形成用于填充铜金属互连层的铜金属互连沟槽和通孔；在所述铜金属互连沟槽和通孔中填充铜金属互连层。