[发明专利]FPGA芯片的接口结构及配置方法

说明书

技术领域

本发明涉及现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）的芯片配置结构技术领域，特别是FPGA芯片的接口结构及配置方法。

背景技术

FPGA是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

在传统的FPGA芯片中，快速输入输出FastIO接口单元中的寄存器都是配置在输入输出单元内部的，因此输入输出单元的面积会比较大，导致在FPGA芯片中，因为面积的限制，使得输入输出单元的数量受到了限制。同时，较大输入输出单元面积也不利于芯片的小尺寸化。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种基于应用存储器的FPGA芯片的接口结构及配置方法，通过在芯片内部的第一可配置逻辑单元中配置与输入输出单元相对应的寄存器，不会扩大输入输出单元所占用的芯片面积，从而实现了由输出输出单元、连接线和第一可配置逻辑单元中的寄存器组成FastIO接口，在实现FastIO功能的同时减小了输入输出单元的面积。并且通过输出输出单元与相应的第一可配置逻辑单元之间的连接线最短，可以保证传输信号的延时满足系统要求。

在第一方面，本发明实施例提供了一种FPGA芯片的接口结构，包括：

输入输出单元，用于接收外部发送的芯片配置信息；

连接线；

第一可配置逻辑单元，通过所述连接线与所述输入输出单元相连接；并且，根据所述输入输出单元接收的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置寄存器。

优选的，当在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置的寄存器数量达到可配置数量阈值时，则根据所述输入输出单元接收到的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度次短的连接线连接的第一可配置逻辑单元中配置寄存器。

优选的，所述芯片配置信息中包括时钟线网和使能信号，在一个第一可配置逻辑单元中的多个寄存器具有相同的时钟线网和使能信号。

优选的，所述FPGA芯片包括多个第二可配置逻辑单元；

当所述FPGA芯片工作时，所述第一可配置逻辑单元中的寄存器接收并存储外部电路发送的逻辑信号，并根据外部电路发送的时钟信号将所述逻辑信号发送给相应的第二可配置逻辑单元。

在第二方面，本发明实施例提供了一种FPGA芯片的接口结构配置方法，所述方法包括:

接收芯片配置信息；

在全部第一可配置逻辑单元中，查找与输入输出单元之间的连接线最短的第一可配置逻辑单元；

根据所述芯片配置信息，在所述与输入输出单元之间的连接线最短的第一可配置逻辑单元中，配置寄存器。

优选的，当在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置的寄存器数量达到可配置数量阈值时，则根据所述芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度次短的连接线连接的第一可配置逻辑单元中配置寄存器。

优选的，所述芯片配置信息中包括时钟线网和使能信号，在一个第一可配置逻辑单元中的多个寄存器具有相同的时钟线网和使能信号。

优选的，所述FPGA芯片包括多个第二可配置逻辑单元；

当所述FPGA芯片工作时，所述第一可配置逻辑单元中的寄存器接收并存储外部电路发送的逻辑信号，并根据外部电路发送的时钟信号将所述逻辑信号发送给相应的第二可配置逻辑单元。

本发明实施例提供的FPGA芯片的接口结构及配置方法，通过在与输入输出单元连线最短的第一可配置逻辑单元中配置寄存器，从而最小化了输入输出单元所占用的芯片面积，并且能够保证在FPGA芯片工作中，输入输出单元的信号通过最短连线传送至相应的寄存器中，使得信号延时最小，满足芯片工作的时序要求。

附图说明

图1为本发明实施例提供的FPGA芯片的接口结构的示意图；

图2为本发明实施例提供的FPGA芯片的接口结构配置方法流程图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图1为本发明实施例提供的FPGA芯片的接口结构的示意图。如图所示，FPGA芯片的接口结构包括：输入输出（IO）单元1、连接线2和第一可配置逻辑单元3。