[发明专利]一种现场可编程逻辑芯片内部存储器映射装置及方法

说明书

技术领域

本发明涉及计算机辅助设计技术领域，尤其是一种现场可编程逻辑芯片（FPGA）内部存储器映射装置及方法。

背景技术

由于能够使设计者的设计制造成本减少、设计周期缩短，FPGA（Field Programmable Gate Array）一诞生就得到了快速的发展。由于集成电路节点的不断发展，FPGA能够容纳的晶体管数不断增加，能够实现的电路功能不断增强。正是由于上述原因，当今的FPGA能够用来实现整个数字电路系统。为了适应系统对数据存储的需求，很多FPGA厂商将物理存储单元作为一种独立的存储资源集成到FPGA芯片当中。

但是由于一个物理存储单元只能实现有限的存储容量，因此当系统对存储需求较大时，必须使用一个或多个物理存储单元来共同实现设计者对逻辑存储的需求。这种使用一个或多个物理存储单元来实现逻辑存储的方法（或过程）叫存储器映射。

目前的存储器映射策略包括：资源最优型、功耗最低型和延时最小型。资源最优型策略保证使用的物理存储单元的总数最少，但不能保证延时能够达到设计者对性能的要求，并且这种设计方法往往导致较大的功耗；功耗最低型策略保证映射成的逻辑存储消耗的功耗最低，但使用的物理存储单元的总数较高，也不能保证延时能够达到设计者对性能的要求；延时最小型策略使得映射的逻辑存储延时最小，有时甚至超过设计者对性能的要求，但由于性能与资源、性能与功耗之间是一种权衡关系，性能高，往往是以牺牲资源和功耗为代价的，而过高的性能（超出设计者对性能的要求）将会导致资源和功耗的浪费。

随着系统对存储需求的增加，使用FPGA内部物理存储单元的总数也随之增加，但资源最优型、功耗最低型以及延时最小型存储器映射方法产生的映射结果延时往往较大，并可能称为整个系统的时序瓶颈。虽然延时最小型映射策略能够产生延时最小的映射结果，有时甚至超过设计者对性能的要求，但其并不能优化资源和功耗。本发明公开一种存储器映射装置及方法，其将满足设计者对性能的要求作为第一目标，在满足这一目标的前提下进行功耗或者资源的优化。

发明内容

为了解决上述技术问题，本发明提供一种现场可编程逻辑芯片（FPGA）内部存储器映射装置及方法。

根据本发明的一方面，提出一种现场可编程逻辑芯片（FPGA）内部存储器映射装置，该装置包括：输入模块、延时影响因素提取模块、关系式拟合模块和配置产生模块，其中：

所述输入模块与所述延时影响因素提取模块连接，用于接收、存储映射性能要求、用户逻辑存储大小及用户选择的优化策略；

所述延时影响因素提取模块与所述输入模块和所述关系式拟合模块连接，用于通过对于不同型号FPGA内部结构的实验，得到与访存关键路径延时有关的影响因素；

所述关系式拟合模块与所述延时影响因素提取模块和所述物理存储单元配置产生模块连接，用于根据所述延时影响因素提取模块提取得到的延时影响因素以及延时测试结果，拟合得到访存关键路径延时与延时影响因素之间的关系式；

所述物理存储单元配置产生模块与所述关系式拟合模块连接，用于根据所述关系式拟合模块得到的访存关键路径延时与延时影响因素之间的关系式和所述输入模块得到的映射性能要求，对需要的物理存储单元进行配置。

根据本发明的另一方面，还提出一种根据所述映射装置对可编程逻辑芯片（FPGA）内部存储器进行映射的方法，该方法包括以下步骤：

步骤1，根据用户输入的逻辑存储宽度width和深度depth以及每个物理存储单元的存储容量cap初步得到需要的物理存储单元的总数mem；

步骤2，根据关系式拟合模块拟合得到的访存关键路径延时D与延时影响因素之间的关系式以及用户输入的时序约束D，得到满足不等式a+b×mem^c+d×mux^e≤D的最大选通器的级数mux；

步骤3，利用用户输入的逻辑存储深度depth和最大选通器的级数mux，得到关键路径部分每个物理存储单元的配置深度d_c；

步骤4，根据所述每个物理存储单元的配置深度d_c，从物理存储单元配置模式中找到相应的配置宽度w_c；

步骤5，根据用户输入的逻辑存储宽度width以及所述步骤4得到的配置宽度w_c，得到构成关键路径的物理存储单元的组数g；