[发明专利]为数字集成电路优化前级驱动器控制

说明书

技术领域

本公开涉及数字集成电路，并且更具体地涉及用于优化这种数字集成电路的前级驱动器控制的方法和设备。

背景技术

本领域技术人员将理解此处公开的概念可应用于数字集成电路（IC），其示例包括但不限于低电压互补金属氧化物半导体（LVCMOS）、低电压晶体管-晶体管逻辑（LVTTL）、高速收发器逻辑（HSTL）、短截线串联端接逻辑（Stub Series Terminated Logic，SSTL）等。

在数字IC的输出电路的设计中的一个挑战是满足由连接到输出电路的负载规定的电流和电压要求，并且同时实现数字IC处理的信号的高的最大频率（Fmax）和低延迟。一般地，被数字IC处理的信号包括一般可变占空比的脉冲串。理想脉冲串在例如由电压或者电流表示的低电平和高电平这两个电平之间瞬时交替。低电平高电平之间的上下转换被称为上升沿和下降沿。占空比，即，在低电平花费的时间和在高电平花费的时间的长度变化并且由信号携带的信息来确定。

实际上，因为产生波形的系统的物理限制，所以瞬时交替从不实现。信号从低电平上升到高电平并再次返回所花费的时间分别称为“上升时间”和“下降时间”。术语“上升时间”是指信号从低电平的规定值变化到高电平的规定值所需要的时间，而术语“下降时间”是指信号从高电平的规定值变化到低电平的规定值所需要的时间。换句话说，上升时间是响应从其最终值的x%上升到y%所需要的时间。规定值通常是高电平和低电平之间差的10%和90%。

图1示例本领域已知的概念性输出电路100。将要被输出电路100处理的信号源于IC的内部并被概念性地描绘为信号源102。通常将要处理的信号包括数据。信号被提供到前级驱动器104的输入。前级驱动器104的任务是适当地调整信号，即，向输出驱动器106提供具有适当形状的信号。输出驱动器106的任务是放大信号以满足由负载108规定的电流和电压要求。

图2示例图1的概念性框图的可能的实现方式的进一步细节。通过示例，图1的驱动器106的拓扑可以包括一对P沟道MOS晶体管206a和N沟道MOS晶体管206b，如图2所绘出的。当这种输出级被来自前级驱动器204的信号驱动时，存在P沟道MOS晶体管206a和N沟道MOS晶体管206b同时“导通”的特定时间段，即，晶体管在特定时间段同时传导电流。这种电流被称为流过两个晶体管的瞬态开路电流（crowbar current，Icrobar）。瞬态开路电流造成电源V_DDS和V_SS以及电力接地节点（未示出）处的电压变化；这进而造成信号的劣化。

因为P沟道MOS晶体管206a和N沟道MOS晶体管206b的有限频率响应，所以分别减少单个信号的上升时间和下降时间不阻止P沟道MOS晶体管206a和N沟道MOS晶体管206b在特定时间段导通。此外，分别减少上升时间和下降时间造成电流对时间的导数（di/dit）增大。di/dt的这种增大进一步促进电源和电力接地节点处的电压变化。

对本领域已知的单个信号解决方案的一种改进是将前级驱动器104进行修改以包括与非（NAND）电路204a和或非（NOR）电路204b，与非（NAND）电路204a被配置为使得NAND电压信号的下降沿将P沟道MOS晶体管206a接通；并且或非（NOR）电路204b被配置为使得NOR电压信号的下降沿将N沟道MOS晶体管206b接通。包括NAND电路204a和NOR电路204b造成信号的整形驱动P沟道MOS晶体管206a和N沟道MOS晶体管206b在略微不同的时间接通；因此减少了当P沟道MOS晶体管206a和N沟道MOS晶体管206b均导通的时间；因而减小di/dt以及瞬态开路电流。这种改进是由于NAND电路204a和NOR电路204b的接通和关断时间的非对称性——NAND电路204a的输出电压的下降沿比NOR电路204b的输出电压的下降沿慢，而NAND电路204a的输出电压的上升沿比NOR电路204b的输出电压的上升沿快。

如图2所例示，尽管不总是被实现，但是包括NAND电路204a和NOR电路204b的前级驱动器电路被提供要被处理的信号202和控制信号201，该控制信号使能和禁止在前级驱动器电路204处理输出电路200的信号。

然而，本领域需要在减小di/dt以及瞬态开路电流方面的进一步改进。

发明内容

在本公开的一个方面，公开根据所附的独立权利要求的一种波形整形电路，其置于常规前级驱动器和输出驱动器之间。在从属权利要求中公开优选的附加方面。

附图说明