[发明专利]浅沟槽隔离结构制备方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及半导体工艺中的浅沟槽隔离结构制备方法。

背景技术

随着半导体技术的飞速发展，半导体器件特征尺寸显著减小，对芯片制造工艺也相应地提出了更高的要求。其中一个具有挑战性的课题就是绝缘介质在各个薄膜层之间或沟槽中均匀无孔的填充以提供充分有效地隔离保护。

在制造工艺进入深亚微米技术节点之后，改进的LOCOS结构存在严重的鸟嘴效应和场氧减薄效应，于是出现了浅沟槽隔离（STI）技术，浅沟槽隔离结构的形成首先需要在衬底中刻蚀出沟槽，再利用化学气相淀积在浅沟槽中填入介电质，例如氧化硅，再利用化学机械抛光的方法使晶片表面平坦化。与LOCOS结构相比，浅沟槽隔离表面积显著减小，与CMP技术兼容，能够适用于更小的线宽和更高的集成度要求，是一种更有效的隔离技术。因此，在0.25μm，特别是0.13μm以下工艺技术中，浅沟槽隔离技术得到了广泛应用。

现有技术中，65nm及以上器件的浅沟槽隔离结构主要采用高浓度等离子流（HDP）来淀积SiO₂薄膜，这是由于高浓度等离子流具有良好的填充能力、更好的淀积薄膜特性以及更高的产量。而随着特征尺寸的进一步缩小，半导体结构深宽比不断增大，在45nm及以下技术节点，更多采用具有更高填充能力的高深宽比（HARP）工艺填充取代高浓度等离子流填充，并采用后续的退火工艺使填充致密化。

图1为现有技术中浅沟槽隔离结构制备方法步骤流程图。

图2a～图2f为现有技术中浅沟槽隔离结构制备方法各步骤结构示意图。

如图1及图2a～2f所示，现有技术中，采用高深宽比工艺实现浅沟槽隔离结构制备的方法步骤如下：

1）提供半导体基底100：该步骤中，如图2a所示，该半导体基底100表面依次覆盖有二氧化硅层110和氮化硅层120；

2）刻蚀在半导体基底100中形成沟槽200：该步骤中，如图2b所示，依次刻蚀氮化硅层120、二氧化硅层110并在半导体基底100中形成沟槽200；

3）氧化修复沟槽200刻蚀过程中的硅损伤：该步骤中，如图2c所示，氧化在沟槽200底部及侧壁形成覆盖其表面的一薄二氧化硅层130，用以修复沟槽200刻蚀过程中对半导体基底100的硅损伤，同时修复尖角，使沟槽200底面及侧壁更平滑，有利于后续填充的充分进行；

4）采用高深宽比工艺进行沟槽填充：该步骤中，如图2d所示，采用高深宽比工艺在沟槽200中填充二氧化硅140，此时，覆盖半导体基底100表面的二氧化硅层厚度为a’，半导体基底100上的沟槽200中高深宽比工艺填充二氧化硅140形成的浅沟槽隔离结构上表面宽度为b’；

5）退火：该步骤中，传统浅槽隔离制备的退火工艺中，采用湿法退火，引入蒸汽，蒸汽在高温产生氧化活性的氢氧根（-OH），氢氧根（-OH）很容易穿透二氧化硅层110/130，来氧化半导体基底100中的活性硅，生成二氧化硅：2H₂O+Si→SiO₂+2H₂，从而导致半导体基底100中硅的损失。如图2e所示，退火工艺后，覆盖半导体基底100表面的二氧化硅层厚度变为a，半导体基底100上的沟槽200中高深宽比工艺填充二氧化硅140形成的浅沟槽隔离结构上表面宽度变为b，且a＞a’，b＞b’。

现有技术中，浅沟槽隔离结构的制备还包括后续的平坦化等过程，从而实现如图2f所示的浅沟槽隔离结构。

在上述浅沟槽隔离结构制备方法中，后续退火过程中的退火条件对高深宽比工艺填充能力有较大影响。图3为现有技术中浅沟槽隔离结构扫描电镜示意图。如图3所示，由于在干法退火后高深宽比工艺填充的二氧化硅大量收缩，会在沟槽200内部产生裂缝或粉红色的细小缝隙101。现有技术中，通常引入蒸汽退火来使高深宽比工艺填充的薄膜收缩减少，从而获得更好的填充效果。然而，蒸汽在高温产生氧化活性的氢氧根（-OH），氢氧根很容易穿透二氧化硅层（SiO₂）氧化活性硅，即：蒸汽退火将会导致活性硅损耗。避免或减轻该问题可以通过降低蒸汽退火的温度或减少退火时间来实现，但同时又会影响高深宽比工艺填充的薄膜收缩和缝隙的愈合，成为现有浅沟槽隔离技术中难以调和的矛盾问题。

发明内容

本发明所要解决的技术问题是，提供一浅沟槽隔离结构制备方法，能够满足先进工艺节点下、高深宽比半导体结构中大角度、高质量浅沟槽隔离结构的制备要求，并避免活性硅损耗。

为解决上述技术问题，本发明提供了一种浅沟槽隔离结构制备方法，包括步骤：