[发明专利]静态随机存储器之写入冗余度改善的方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种静态随机存储器之写入冗余度改善的方法。

背景技术

静态随机存储器（Static Random Access Memory,SRAM）作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。

通常地，所述90nm以下的静态随机存储器之版图包括有源区、多晶硅栅，以及接触孔三个层次，并在所述版图区域上分别形成控制管，所述控制管为NMOS器件；下拉管（Pull Down MOS），所述下拉管为NMOS器件；上拉管（Pull Up MOS），所述上拉管为PMOS器件。但是，在现有静态随机存储器中，所述上拉晶体管之等效电阻较小，进而导致所述静态存储器的写入冗余度（Write Margin）较小。寻求一种增大所述上拉晶体管之等效电阻，以提高所述静态随机存储器之写入冗余度的方法已成为本领域亟待解决的问题之一。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种静态随机存储器之写入冗余度改善的方法。

发明内容

本发明是针对现有技术中，所述传统的静态随机存储器之上拉晶体管的等效电阻较小，进而导致所述静态存储器的写入冗余度（Write Margin）较小等缺陷提供一种静态随机存储器之写入冗余度改善的方法。

为实现本发明之目的，本发明提供一种静态随机存储器之写入冗余度改善的方法，所述方法包括：

执行步骤S1：提供硅基衬底，并在所述硅基衬底内形成所述浅沟槽隔离；

执行步骤S2：在所述浅沟槽隔离之间间隔形成所述NMOS器件和所述作为上拉晶体管的PMOS器件；

执行步骤S3：在所述NMOS器件之源极区和漏极区，以及所述作为上拉晶体管的PMOS器件之源极区和漏极区进行源漏注入后，并在所述NMOS器件和所述PMOS器件之异于所述硅基衬底一侧沉积所述氮化硅保护层；

执行步骤S4：对所述NMOS器件和所述作为上拉晶体管的PMOS器件进行源漏退火工艺；

执行步骤S5：刻蚀除去所述氮化硅保护层。

可选地，在制备所述应力记忆效应工艺光刻版时，使得所述上拉晶体管之PMOS器件区域不被打开，而与所述NMOS器件一样被覆盖，所述上拉晶体管区域的氮化硅保护层不被刻蚀除去。

可选地，对所述NMOS器件和所述作为上拉晶体管的PMOS器件进行源漏退火工艺，在所述氮化硅保护层、所述NMOS器件之多晶硅栅和侧壁、所述作为上拉晶体管的PMOS器件之多晶硅栅和侧壁之间产生热应力和内应力效应。

可选地，所述应力效应记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，所述应力方向垂直于所述静态随机存储器表面。

可选地，刻蚀除去所述氮化硅保护层时，所述应力效应记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件的沟道中。

可选地，传导至所述CMOS半导体器件沟道中的所述应力为垂直于所述静态随机存储器表面的压应力和沿器件沟道方向的张应力。

可选地，记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件沟道中的应力效应，将提高所述NMOS器件的电子迁移率。

可选地，记忆在所述NMOS器件之多晶硅栅与所述作为上拉晶体管的PMOS器件之多晶硅栅中，并传导至所述CMOS半导体器件沟道中的应力效应，将降低所述作为上拉晶体管的PMOS器件的载流子迁移率，增大所述上拉晶体管的等效电阻，提高所述静态随机存储器之写入冗余度。

综上所述，本发明通过在制备所述应力记忆效应工艺光刻版时，使得所述上拉晶体管之PMOS器件区域与所述NMOS器件被覆盖，在应力记忆效应工艺中，所述上拉晶体管PMOS器件和所述NMOS器件均被所述氮化硅保护层覆盖，之后进行源漏退火工艺，所述上拉晶体管的空穴迁移率被降低，从而增大所述上拉晶体管的等效电阻，在所述静态随机存储器的写入过程中，降低所述第二节点的电位，从而提高所述静态随机存储器之写入冗余度。

附图说明

图1所示为本发明静态随机存储器之写入等效电路示意图；

图2所示为本发明静态随机存储器之写入冗余度改善的方法流程图；

图3（a）～图3（c）所示为本发明静态随机存储器之写入冗余度改善的阶段性结构示意图；