[发明专利]低功耗小面积的电容阵列及其复位方法和逻辑控制方法

说明书

技术领域：

本发明属于集成电路技术领域，尤其涉及一种低功耗小面积的电容阵列及其复位方法和逻辑控制方法。 

背景技术：

逐次逼近（SAR，SAR：Successive-Approximation-Register，逐次逼近寄存器）ADC是常用的ADC结构类型之一，具有结构简单、易集成等优点，以电容阵列为主体结构的电荷再分配型SAR ADC凭借其低功耗优势获得了广泛应用。然而，随着CMOS（CMOS：Complementary metal oxide semiconductor FET，互补金属氧化物半导体场效应晶体管）集成电路设计技术及工艺特征尺寸的进步，SoC规模越来越大，对嵌入其中的ADC的功耗和面积都提出了更严格的要求，传统的电荷再分配型SAR ADC电容阵列的规模随ADC位数呈指数倍增长，不利于面积、功耗以及速度优化。图1所示的是传统N-bit差分输入电荷再分配型SAR ADC结构，其电容阵列共包括2^N+1个单位电容。一方面，受匹配精度的约束，不仅电路面积较大，工艺成本高，而且电容阵列的动态功耗较大；另一方面，大规模的电容阵列，致使SAR ADC的输入电容较大，影响ADC采样速率的提高。 

发明内容：

本发明的目的在于克服传统电荷再分配型SAR ADC结构的不足，提供一种低功耗小面积的电容阵列及其复位方法和逻辑控制方法，该电容阵列在实现同等A/D转换精度的同时降低了电容阵列的规模，能显著降低功耗，减小面积， 节省成本，同时能提高电容匹配性设计的灵活性。 

为实现上述目的，本发明所采用的技术方案是： 

一种低功耗小面积的电容阵列，包括由两组电容C₀、电容C₁、电容C₂、……电容C_N-3电容阵列组成二进制电容阵列、由开关S_0p～开关S_ip和开关S_0n～开关S_in组成的电容阵列开关、四个基准电压V_ref、V_cm、V_r1和V_r2以及差分输入信号V_ip和V_in；其中N为大于等于3的整数，i=N-3； 

V_ip和V_in分别连接到比较器的两个输入端上，一组电容阵列中电容的正极与V_ip相连，另一组电容阵列中电容的正极与V_in相连； 

开关S_1p～开关S_(N-2)p和开关S_1n～开关S_(N-2)n均为单刀双掷开关，一端与电容负极相连，另一端一路与V_ref相连，一路接地；开关S_0p和开关S_0n为单刀多掷开关，一端与电容C₀的负极相连，另一端设置有四路，一路与V_ref相连，一路与V_r1相连，一路与V_r2相连，最后一路接地。 

所述四个基准电压，V_cm=V_ref/2，V_r1=V_ref/₄，V_r2=3V_ref/4。 

一种电容阵列的开关阵列时序复位方法，S_(N-3)n=S_(N-3)p=“0”，S_(N-4)n=S_(N-5)n=……S_1n=S_0n=“1”，S_(N-4)p=S_(N-5)p=……S_1p=S_0p=“1”，根据B_N-1的结果改变S_(N-3)的值，输出较小的电容阵列所对应的最高位开关接至V_ref，其控制信号S_(N-3)由“0”变为“1”，进而再次比较电容阵列输出的大小，产生第二位数字输出B_N-2。