[发明专利]基准电压生成电路

说明书

技术领域

本发明涉及生成基准电压的基准电压生成电路。

背景技术

例如，如专利文献1及2所述，在生成用于半导体装置内的电路动作的基准电压的基准电压生成电路中，一般使用在电源电位与接地电位之间串联连接有增强型MOS（金属氧化物半导体）晶体管与耗尽型MOS晶体管的结构。通过使用对电源电位变化不敏感但对温度变化敏感的增强型MOS晶体管与对温度变化敏感但对电源电位变化不敏感的耗尽型MOS晶体管的双方来补充彼此的弱点。基准电压由这些晶体管的导通电阻值确定。基准电压被输入至这些晶体管的栅极，例如，在基准电位上升的情况下，晶体管的导通电阻值降低而基准电位下降。相反地，在基准电位降低的情况下，晶体管的导通电阻值增加而基准电位上升。通过这样的导通电阻值的增减，基准电压被保持恒定。

专利文献1：日本特开2011-029912号公报

专利文献2：日本特开2002-110917号公报

然而，有降低基准电压生成电路的电力消耗的需求。为此，考虑使基准电压生成电路与成为基准电压的供给目的地的电路的动作/停止连动而进行动作/停止。该情况下，每当基准电压生成电路从停止状态迁移到动作状态时都使基准电压上升，在动作后，为了使成为供给目的地的电路的动作提前稳定，则需要在短时间内使基准电压稳定。

然而，一般在增强型MOS晶体管中，由于从基准电压被输入至栅极到导通为止的时间比较长，所以在基准电压上升时产生所谓的过冲。其结果，存在在上升之后基准电压不稳定，对供给目的地电路的动作产生影响这样的问题。

发明内容

本发明是鉴于上述的问题点而完成的，其目的在于，提供一种能够抑制基准电压上升时的过冲的基准电压生成电路。

本发明提供的基准电压生成电路包括：基本电流通路，其至少包括一对公用彼此的栅极电位及源漏电流的NMOS及DMOS；和恒流供给电路，其向上述基本电流通路供给恒流，并将夹着上述NMOS及DMOS的两个位置间的电位差设为基准电压，上述基准电压生成电路特征在于，包括定时补偿电路，该定时补偿电路包括根据导通信号形成迂回于所述NMOS的迂回电流通路的补偿DMOS。

根据本发明提供的基准电压生成电路，能够抑制基准电压上升时的过冲。

附图说明

图1是表示作为第1实施例的基准电压生成电路的结构的电路图。

图2是示意性地表示使能导通时的基准电压生成电路的输入输出信号波形的时间图。

图3是表示使能导通时的基准电压生成电路的输入输出信号的模拟波形的时间图。

图4是表示作为第2实施例的基准电压生成电路的结构的电路图。

图5是表示图4的脉冲生成电路的结构的电路图。

图6是示意性地表示脉冲生成电路的输入输出信号波形的时间图。

图7是表示作为第3实施例的基准电压生成电路的结构的电路图。附图符号说明

1～7…晶体管；10…基准电压生成电路；21…基本电流通路；22…迂回电流通路；30…脉冲生成电路。

具体实施方式

下面，参照附图详细地说明本发明所涉及的实施例。

（第1实施方式）

图1示出本实施例的基准电压生成电路10的结构。

增强型NMOS电场效应晶体管（以下，称NMOS）1的漏极与耗尽型NMOS的电场效应晶体管（以下，称DMOS）6的源极相互连接。DMOS6的漏极与DMOS6及NMOS1各自的栅极与输出端子n1连接。NMOS1及DMOS6作为导通电阻值根据在输出端子n1产生的基准电压Vref变化的可变电阻而工作。NMOS1及DMOS6共用彼此的栅极电位及源漏电流。将夹着NMOS1及DMOS6的两个位置间的电位差设为基准电压而输出至输出端子n1。以下，也将由DMOS6与NMOS1构成的结构称为基本电流通路21。DMOS5的栅极及源极也与输出端子n1连接。DMOS5的栅极也与DMOS5的源极连接并作为恒流源而工作。