[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，在第二衬底材料层上形成具有凹槽的硬掩膜层；以凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除第一离子注入区和第二离子注入区，以形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中外延生长第三衬底材料层。根据本发明，形成由位于第一沟槽和第二沟槽中的第三衬底材料层以及位于二者之间的第二衬底材料层共同构成的沟道区，不需再施加额外应力即可显著提高沟道区的载流子迁移率。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件及其制造方法。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。

为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。

基于制约进一步提升MOS器件的性能的上述问题，本领域技术人员致力于开发性能更高的半导体器件，鳍式场效应晶体管（FinFET）就是其中的一种。FinFET是用于22nm及以下工艺节点的先进半导体器件，其可以有效控制半导体器件按比例缩小所导致的难以克服的短沟道效应。

现有技术通常采用以下工艺次序形成FinFET的鳍（Fin）形沟道：首先，在硅基体上形成掩埋氧化物层以制作绝缘体上硅（SOI）结构；接着，在绝缘体上硅结构上形成硅层，其构成材料可以是单晶硅或者多晶硅；然后，图形化硅层，并蚀刻经所述图形化的硅层以形成Fin。接下来，可以在Fin的两侧形成栅极，并在Fin的两端形成锗硅应力层。

对于FinFET而言，为了进一步提升Fin的载流子迁移率，现有技术提供了多种对Fin施加应力的方法。总体而言，这些方法均是通过施加额外的应力于Fin来提升其载流子迁移率，进而增大FinFET的驱动电流。举例来说，在Fin的两端形成锗硅应力层或者在栅极上方形成能够产生不同种类和大小的应力的应力层（即应力记忆技术或应力近临技术）来提升Fin的载流子迁移率。

由于Fin具有很大的深宽比，为了在抑制短沟道效应和提升沟道载流子迁移率这两方面获得很好的均衡效果，同时更为有效地提升Fin的载流子迁移率，需要一种工艺技术，以便在形成Fin之后不需要实施上述对Fin产生额外应力的方法就可以提高其载流子迁移率。

发明内容

针对现有技术的不足，本发明提供半导体器件的制造方法，包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，在所述第二衬底材料层上形成具有凹槽的硬掩膜层；以所述凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在所述第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除所述第一离子注入区和所述第二离子注入区，以形成第一沟槽和第二沟槽；在所述第一沟槽和所述第二沟槽中外延生长第三衬底材料层，其中，位于所述第一沟槽中的第三衬底材料层、位于所述第二沟槽中的第三衬底材料层和位于所述二者之间的第二衬底材料层共同构成所述半导体器件的沟道区。