[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及一种制作半导体器件的方法。

背景技术

随着半导体集成电路(IC)工业技术日益的成熟，超大规模的集成电路的迅速发展，元器件尺寸越来越小，芯片的集成度越来越高。因器件的高密度，小尺寸的要求对半导体工艺影响也日益突出。在现有的先进工艺中（如28纳米以下工艺代中），随着图案的关键尺寸，即图案的大小减小，半导体器件的速度的提高，半导体器件的集成度增强，在微图案化工艺（micro-patterning process）的过程中很容易产生线条断掉（Poly line pinch）的问题，该问题影响半导体器件的性能和成品率。

微图案化工艺是把光罩上的图通过曝光多次复制到涂有光刻胶的硅片上，光刻显影后光罩上的图形出现在硅片上。一个光罩上包含了一个或多个芯片所需的图形，硅片表面上涂覆有光刻胶，曝光过程是激光光源发出的紫外光或深紫外光通过对准的光罩，曝光的目的是要把光罩上的图形精确地复制成光刻胶上的最终图形。最后根据光刻胶上的最终图形采用适当的刻蚀方法刻蚀硅片，以形成具有目标图形的硅片，接着，去除光刻胶层。

在现有技术中通常采用的微图案化工艺以形成具有目标图形的硅片，具体的步骤为，步骤a，提供硅半导体衬底，该硅半导体衬底可以包含一些器件结构；步骤b，在半导体衬底上涂覆光刻胶；步骤c，将包含电路图案的掩膜版（如图2A）置于光刻胶上方；步骤d，经曝光显影等工艺后形成对应该电路图案的光刻胶图案；步骤e，采用显影后检测（ADI）关键尺寸（CD）（如图2B），ADI关键尺寸的大小直接影响后续步骤的关键尺寸；步骤f，根据图案化的光刻胶层刻蚀硅半导体衬底，以在硅半导体衬底上形成电路；步骤g，采用刻蚀后检测（AEI）硅半导体衬底上形成的电路（如图2C）。

但是现有技术的方法会存在一定的问题，在硅半导体衬底上形成的电路具有线条断掉的问题，引起该问题的因素不仅仅是较差的光刻工艺窗口，还可以是在刻蚀过程中产生的拉伸应力（tensile stress）。因为对线条的拉伸应力将产生额外的力，这将导致在线条变的较狭窄同时产生线条断掉的问题（如图2C）。

目前，为了让解决线条断掉的问题提出了采用光学临近修正（OPC）增加线条的尺寸。为了补偿光学临济效应，光罩的设计者可以利用计算机算法，对光罩上小特征尺寸生成光学临近修正，进行光学修正的图形，其尺寸增大。但是由于目前光学临近修正模型（OPC model）主要用在光刻过程中，光学临近修正模型结合了光学模型（optical model）和光刻胶模型（resist model），所以在确保图案转移的完整性方面光学临近修正不能达到所需的要求。

因此，需要一种新的方法，以解决在进行硅半导体衬底的微图案制程时产生的线条容易断掉的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效解决上述问题，本发明提出了一种制作半导体器件结构的方法，包括下列步骤：提供设计掩膜版，所述设计掩膜版包括多个设计主线条图案；通过延长所述设计主线条图案的长度或在所述设计主线条图案的端点处添加辅助虚拟条状图案，进而得到修正后的设计掩膜版；根据所述修正后的设计掩膜版制作光刻掩膜版；使用所述光刻掩膜版对晶片进行光刻和蚀刻。

优选地，延长所述设计主线条图案的长度不能影响邻近的其它设计图案。

优选地，延长的长度小于或等于1微米。

优选地，还包括在使用所述光刻掩膜版对晶片进行光刻和蚀刻之后，使用切割掩膜版对所述晶片进行光刻和蚀刻的步骤。

优选地，根据设计需要使用所述切割掩膜版切去不需要的辅助线条。

优选地，剩余的所述辅助虚拟条状图案的长度小于或等于0.2微米。

根据本发明的制备半导体器件的方法，解决在硅半导体衬底进行微图案化时产生的线条断掉的问题，以确保掩膜版上的图案完整的转移到硅半导体衬底上，进而提高了制备的半导体器件结构的可靠性和生产效率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1为根据现有技术对进行硅半导体衬底进行微图案化工艺的工艺流程图；

图2A-2C为根据现有技术对进行硅半导体衬底进行微图案化工艺的示意图；