[发明专利]热调整半导体器件中的应力

说明书

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及热调整半导体器件中的应力。

背景技术

在过去的几十年里，半导体器件（例如金属氧化物半导体（MOS）器件）尺寸的减小及其固有部件的减少使得集成电路的速度、性能、密度和每个功能单位的成本得到持续改善。

为提高MOS器件的性能，可在MOS晶体管的沟道区引入应力以提高载流子迁移率。一般地，期望在N型金属氧化物半导体（NMOS）器件的沟道区中沿源极到漏极的方向引起拉应力，而在P型金属氧化物半导体（PMOS）器件的沟道区中沿源极到漏极的方向引起压应力。

发明内容

根据本发明的一个方面，提供了一种方法，包括：进行第一外延以在半导体衬底上生长硅锗层；进行第二外延以在硅锗层上生长硅层；进行第一氧化以氧化硅锗层，其中生成第一氧化硅锗区；执行应力释放操作以释放由第一氧化硅锗区所引起的应力；在硅层的顶面和侧壁上形成栅极介电质；以及在栅极介电质上方形成栅电极。

优选地，该方法还包括：进行第二氧化以氧化硅锗层的内部区域，从而形成第二氧化硅锗区。

优选地，应力释放操作包括去除第一氧化硅锗区，并且该去除步骤在第二氧化之前执行。

优选地，该方法还包括：以高于第一氧化硅锗区的软化温度的温度进行退火。

优选地，在第二氧化之后，硅锗层全部被氧化。

优选地，应力释放操作包括以高于第一氧化硅锗区的软化温度的温度对第一氧化硅锗区进行第一退火，并且第一退火在第二氧化的步骤之前进行。

优选地，第一退火在大约450℃到大约1100℃之间的温度下进行。

优选地，应力释放操作包括去除未被氧化的锗粒子。

根据本发明的另一方面，提供了一种方法，包括：进行第一外延以在半导体衬底上生长硅锗层；进行第二外延以在硅锗层上生长硅层；进行第一氧化以氧化硅锗层的外部，从而形成第一氧化硅锗区，其中氧化硅锗层的内部保持未被氧化；以高于第一氧化硅锗区的软化温度的温度对第一氧化硅锗区进行第一退火；在第一退火之后，进行第二氧化以氧化硅锗层的内部，从而形成第二氧化硅锗区；在硅层的顶面和侧壁上形成栅极介电质，其中，在第二氧化和形成栅极介电质的步骤之间没有进行退火温度高于第二氧化硅锗区的软化温度的退火；以及在栅极介电质上方形成栅电极。

优选地，在第二氧化和形成栅极介电质的步骤之间没有进行退火。

优选地，该方法还包括：在第一外延和第二外延之后，图案化硅层和硅锗层以形成沟槽，其中沟槽延伸进半导体衬底；用介电材料填充沟槽以形成浅沟槽隔离（STI）区；以及使STI区凹进，直到露出硅锗层的侧壁。

优选地，第一退火在大约450℃到约1100℃之间的温度下进行。

优选地，该方法还包括，在第一退火之后以及在第二氧化之前：进行第三氧化以将硅锗层的内部部分地氧化成为第二氧化硅锗区；以及对第二氧化硅锗区进行第二退火。

优选地，在第二氧化之后，硅锗层全部被氧化。

根据本发明的又一方面，提供了一种集成电路器件，包括：衬底；位于衬底上方的氧化硅区，氧化硅区中分布有孔；覆盖氧化硅区的硅区；位于硅区的顶面和侧壁上的栅极介电质；以及位于栅极介电质上方的栅电极。

优选地，该集成电路器件还包括：延伸进入衬底的隔离区，氧化硅区与隔离区的相对部分之间的区域重叠，并且氧化硅区的顶面高于隔离区的顶面。

优选地，氧化硅区包括延伸进入隔离区的相对部分之间的区域并与隔离区的相对部分平齐的部分。

优选地，栅极介电质在氧化硅区的相对侧壁上延伸。

优选地，孔具有大于约0.5nm的尺寸。

优选地，硅区基本不含有锗。

附图说明

为了更加完整地理解实施例及其优势，结合附图参考以下描述，在附图中：

图1A至1J是根据一些示例性实施例的制造鳍式场效应晶体管（FinFET）的中间阶段的截面图和立体图。

图2A至2D示出了根据一些可选示例性实施例的制造FinFET的中间阶段的截面图。

图3A至3C示出了根据可选示例性实施例的制造FinFET的中间阶段的截面图。

具体实施方式

下面详细论述了本发明的实施例的制造和使用。然而，应当理解，实施例提供了多种可实施的构思，其能够在多种具体环境下实施。本文所论述的具体实施例为示例性的，并且不限制本发明的范围。