[发明专利]用于CMOS集成电路的替代金属栅极工艺

说明书

技术领域

本发明涉及集成电路制造领域。本发明的实施例更具体地涉及具有包含高介电常数栅极电介质的金属栅极晶体管的互补金属氧化物半导体（CMOS）集成电路。

背景技术

很多现代电子器件和系统现在包括用于控制和管理宽范围的功能和有用应用的实际计算能力。作为本领域的基本原则，减小实现晶体管和其它固态器件的结构的物理特征尺寸的大小使得能够在每个单位“芯片”面积上集成更多的电路功能，或者相反地，对于给定电路功能，消耗更小的芯片面积。作为这种微型化趋势的结果，给定成本的集成电路的能力已经极大地增加。

近年来半导体技术的进展已经使得最小器件特征尺寸（例如，金属氧化物半导体（MOS）晶体管的栅电极的宽度，其定义晶体管沟道长度）能够缩小到超亚微米范围。现有技术的半导体沟道长度现在接近亚20纳米范围。对于MOS晶体管，将晶体管特征尺寸缩放到深亚微米范围使得必须减薄MOS栅极电介质层。常规栅极电介质层（例如二氧化硅）已经因此变得非常薄，这从栅极电流泄漏、制造良品率和可靠性的角度来看可能是有问题的。响应于常规栅极电介质材料的这种限制，诸如氧化铪（HfO₂）这样的所谓“高k”栅极电介质已经变得受欢迎。这些电介质比二氧化硅和氮化硅具有更高的介电常数，因此允许那些膜比相应的二氧化硅膜在物理上更厚，同时仍然适于在高性能MOS晶体管中使用。因为目前这些高k膜（从缺陷密度角度来看）比常规电介质材料具有更低的质量，所以典型的常规高k栅极电介质包括二氧化硅等的高质量界面层和高k材料两者；二氧化硅提供良好的介电完整性和质量，而高k材料具有充分高的介电常数以弥补由于界面层导致的电气性能的任何劣化。

如本领域也已知的，金属和金属化合物（诸如氮化钛、钽硅氮化物、碳化钽等）制成的栅电极在现代MOS技术中也受欢迎，特别是与高k栅极电介质相结合。这些金属栅电极消除了不期望的多晶硅耗尽效应，这种效应在这些技术要求的极小特征尺寸下尤其显著。

作为本领域的基本原则，获得期望的MOS晶体管性能（特别是其阈值电压）要求随着硅沟道区和源区/漏区的掺杂浓度和其它物理参数来调谐栅极材料的特性。该调谐中的重要参数是栅电极的功函数。CMOS集成电路将这一工程复杂化，因为n沟道MOS晶体管的期望栅极材料功函数必然不同于p沟道MOS晶体管的期望栅极材料功函数。对于多晶硅栅极材料，这种不同的功函数相对容易通过离子注入的方式来获得，例如通过将各栅电极暴露于其晶体管的源/漏注入；精细调谐通过在栅极形成之前对沟道区的阈值调整注入来完成。

尽管金属栅电极的后形成掺杂已经被用于调整金属栅极功函数，但是常规高k金属栅极CMOS制造工艺经常针对n沟道和p沟道晶体管使用不同的栅极材料。如以下将结合图1a至图1h所描述，提供这些不同的栅极材料已经在常规CMOS集成电路中导致结构问题。

图1a以截面图示出部分根据常规工艺制造的高k金属栅极CMOS集成电路的一部分。图1a的结构包括与常规多晶硅栅极CMOS集成电路共同的很多特征，包括形成在单晶硅衬底的表面处的p阱4p和n阱4n。在阱4p、4n之间的边界处，在衬底的表面上例如以浅沟槽隔离（STI）结构的形式形成隔离电介质结构5；如本领域已知的，隔离电介质结构5的其它实例将存在于集成电路中，以将单独的晶体管相互隔离，包括在阱4p、4n之内。在图1a的示例中，多晶硅栅极结构8设置在阱4p、4n的选定位置上方，即在将要形成最终晶体管栅极的位置处，并且上覆在栅极电介质层7上。n+源区/漏区6n是形成在栅极结构8的相对侧上的p阱4p中的重掺杂区域，并且p+源区/漏区6p是形成在栅极结构8的相对侧上的n阱4n中的重掺杂区域。源区/漏区6n、6p相对于栅极结构8和沿着栅极结构8的侧面在适当位置处的侧壁电介质间隔件9以自对准方式通过常规离子注入来形成。在该常规工艺中，间隔件9形成在栅极结构8的相对侧以限定金属栅极晶体管的最终栅极宽度。如本领域已知的，这些间隔件9自身或者与额外的侧壁间隔件组合可以用于限定轻掺杂源/漏延伸部。